[发明专利]一种时间交织量化的长环路延时连续时间三角积分调制器

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种采用时间交织量化器的长延时长环路延时连续时间三角积分调制器。

背景技术

随着集成电路的发展和摩尔定律的不断自我实现，现代模拟和模数混合的电路的采样率迅速提高、处理电路的带宽也不断变大。在此机遇下，传统的模数转换器的应用领域也发生了重要变化，例如连续时间三角积分调制器，在传统的模数混合电路中尽可以支持几十k级的带宽，但目前已经可以发展到几十兆（M）的带宽。

图1显示了传统连续时间三角积分调制器的架构，包括由运算放大器构成的环路传递滤波器（101）、具有一定环路延时的量化器（102）和高线性度的数模数模转换器（103）。制约之一能效发展的主要因素在于环路允许的最大环路延时，在传统架构中，一般不允许超过一个周期。在电路实现中，一般会采用0.5个周期的实现方式，如图1中的时序图所示，量化器在上升沿采样环路传递滤波器101输出、在高电平的时间内完成模拟信号到数字信号的量化，然后再下降沿将量化结果——数字码输入至数模转换器103。该过程也可互换高低电平在低电平过程中完成量化。一般地，该环路延时周期为0.5个采样周期。若大于这一条件，系统将出现性能下降、甚至是环路振荡等现象，影响转换结果。

在如此小的延时范围内，仅有全并行（flash）架构模数转换器可以实现环路，但其能效非常低。为解决低能效问题，本发明提出了可以实现长环路延时的系统环路机器实现架构，如图2所示。该长环路延时架构与图1相比的区别在于数模转换器203在量化器202采样后的隔了一个周期和一个高电平之后，即1.5个周期，才将采样信号的量化值恢复成模拟信号输出。同样，该过程也可互换高低电平在低电平过程中完成量化。这样，允许了量化器有更长的转换时间，更多架构的选择，在实现上也能体现的更加低功耗和高能效。在具体电路实现中，还用到了时间交织的技术。

发明内容

本发明的目的在于提供一种可以适用于长延时环路的连续时间三角积分调制器。

本发明提出的时间交织量化的长环路延时连续时间三角积分调制器，包含三个部分，分别为：环路传递滤波器301，时间交织量化器302（可以由多个子通道量化器组成，在图3中，为简便起见，仅采用2个子通道量化器321，322示意），和高线性度高速数模转换器303。输入信号和高速数模转换器输出的反馈信号经过环路传递滤波器，运算和积分后输出到时间交织型量化器的输入端；时间交织型量化器产生的数字输出结果传递给高速数模转换器，用于重建原信号。其中：

环路传递滤波器，用于实现环路传递函数，一般由运算放大器和电阻、电容组成的积分器实现；

时间交织型量化器，用于量化环路传递滤波器的输出，一般有高速多位模数转换器实现；该时间交织型量化器，可以由多个子通道量化器组成，在图3中，为简便起见，仅采用2个子通道量化器321，322示意。 

高线性度高速数模转换器电路，用于模拟信号域的量化结果重建，一般有电流舵或者开关电容-电阻式数模转换器实现。

本发明中，电路允许的环路延时超过一个时钟周期，最大可达1.5个时钟周期。该长环路延时架构中，数模转换器203在量化器202采样后的隔了一个周期和一个高电平之后，即1.5个周期，才将采样信号的量化值恢复成模拟信号输出。这样，允许量化器有更长的转换时间，更多架构的选择，在实现上也能体现的更加低功耗、高能效。

本发明采用了时间交织架构，同时实现了长延时和高吞吐率的环路要求。

附图说明

图1为传统连续时间三角积分调制器架构示意图。

图2为长环路延时的连续时间三角积分调制器架构示意图。

图3为采用2路时间交织量化的长环路延时连续时间三角积分调制器架构示意图。

图4为采用n路时间交织量化的长环路延时连续时间三角积分调制器架构示意图。

具体实施方式

下面对本发明中提出的时间交织量化的长环路延时连续时间三角积分调制器作进一步说明。需要指出的是，为了简单起见本部分对2路时间交织量化进行详细说明，但并不影响其最后实现时可以通过n路时间交织的方式实现。

本发明提出的时间交织量化的长环路延时连续时间三角积分调制器，包含三个部分，分别为：环路传递滤波器301，时间交织量化器302（可以由多个子通道量化器组成，在图3中，为简便起见，仅采用2个子通道量化器321，322示意），和高速高线性度数模转换器303。