[发明专利]阵列基板及其制作方法、显示装置有效
申请号: | 201210513297.2 | 申请日: | 2012-12-04 |
公开(公告)号: | CN102983102A | 公开(公告)日: | 2013-03-20 |
发明(设计)人: | 马禹 | 申请(专利权)人: | 京东方科技集团股份有限公司;北京京东方显示技术有限公司 |
主分类号: | H01L21/77 | 分类号: | H01L21/77;H01L27/12 |
代理公司: | 北京路浩知识产权代理有限公司 11002 | 代理人: | 王莹 |
地址: | 100015 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 阵列 及其 制作方法 显示装置 | ||
1.一种阵列基板制作方法,其特征在于,包括步骤:
在基板上形成包括栅线、第一栅极、第二栅极、栅绝缘层、第一有源层及第二有源层的图形;
形成包括数据线、第一源极、第一漏极、第二源极及第二漏极的图形,第一栅极、栅绝缘层、第一有源层、第一源极及第一漏极形成驱动薄膜晶体管;第二栅极、栅绝缘层、第二有源层、第二源极及第二漏极形成静电疏导薄膜晶体管,且使每相邻两条数据线间形成至少一个所述静电疏导薄膜晶体管,以疏导数据线的静电;
形成包括钝化层、过孔及像素电极的图形;
形成外围电路,且将所述第二栅极连接至外围电路的低电平信号端。
2.如权利要求1所述的阵列基板制作方法,其特征在于,在基板上形成栅线、第一栅极、第二栅极、栅绝缘层、第一有源层及第二有源层的图形的步骤具体包括:
形成栅金属薄膜,通过构图工艺形成栅线、第一栅极和第二栅极的图形,使待形成的数据线的每相邻两数据线间对应的区域都形成有第二栅极的图形;
形成栅绝缘层;
形成半导体薄膜,通过构图工艺形成第一有源层及第二有源层的图形,使所述第一有源层和第二有源层分别位于所述第一栅极和第二栅极对应的区域。
3.如权利要求1所述的阵列基板制作方法,其特征在于,形成数据线、第一源极、第一漏极、第二源极及第二漏极的图形的步骤具体包括:
形成源漏金属薄膜,通过构图工艺形成数据线,在第一有源层对应的区域形成第一源极和第一漏极的图形,在第二有源层对应的区域形成第二源极和第二漏极的图形;且使第二源极和第二漏极分别连接相邻两条数据线,第二栅极悬空。
4.如权利要求1~3中任一项所述的阵列基板制作方法,其特征在于,形成第二栅极的图形具体包括:形成在待形成的数据线的每相邻两数据线间N个第二栅极的图形;形成第二有源层的图形具体包括:形成在N个第二栅极的图形对应的区域形成N个第二有源层的图形;形成第二源极和第二漏极的图形具体包括:形成在N个第二有源层的图形对应的区域形成N个第二源极和N个第二漏极的图形,从而形成并联在每相邻两数据线间N个静电疏导薄膜晶体管,N≥1。
5.如权利要求1~3中任一项所述的阵列基板制作方法,其特征在于,在形成第二栅极时具体还包括:形成与第二栅极一体形成的延伸部,所述延伸部用于连接至外围电路的低电平信号端。
6.如权利要求1~3中任一项所述的阵列基板制作方法,其特征在于,所述疏导薄膜晶体管形成在基板边缘的非像素区。
7.一种阵列基板,其特征在于,所述阵列基板上每相邻两条数据线之间连接有至少一个静电疏导薄膜晶体管,所述静电疏导薄膜晶体管的源漏分别连接所述相邻两条数据线,栅极连接所述阵列基板的低电压信号端,级联在相邻两条数据线之间的多个静电疏导薄膜晶体管组成静电疏导通路。
8.如权利要求7所述的阵列基板,其特征在于,每相邻两条数据线之间并联连接多个薄膜晶体管。
9.如权利要求7或8所述的阵列基板,其特征在于,所述静电疏导通路位于所述阵列基板边缘的非像素区。
10.一种显示装置,其特征在于,包括如权利要求7~9中任一项所述的阵列基板。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造