[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置及其制造方法，尤其涉及能够有效地应用于具有在SOI基板上形成的半导体元件的半导体装置及其制造方法。

背景技术

在半导体装置中，通过在元件分离区域中的半导体基板上形成元件分离槽，并在所形成的元件分离槽中埋设绝缘膜来形成元件分离膜。在由形成有元件分离膜的元件分离区域所划定的激活区域中形成有各种半导体元件，由此制得半导体装置。形成于各个激活区域中的半导体元件能够通过形成于元件分离区域的元件分离膜实现彼此间的电气分离。

在日本特开2010－263104号公报（专利文献1）中记载了这样的技术，在半导体基板的元件分离槽的侧面形成耐氧化性的侧壁膜，以防止元件分离槽的侧面的氧化。

另外，随着半导体装置的高度集成化的发展，MISFET（Metal Insulation Semiconductor Field Effect Transistor：金属绝缘半导体场效应晶体管）等场效应晶体管按照比例法则被细微化，但是随着细微化而产生短沟道特性或阈值电压的均匀性等性能下降的问题。另一方面，在大块基板上形成有埋设氧化膜即BOX（Buried Oxide）层和半导体层即SOI（Silicon On Insulator）层的SOI基板上的MISFET，在短沟道特性或阈值电压的均匀性等性能方面优于大块基板上的MISFET。因此，认为SOI基板上的MISFET是实现电路线宽为20nm的这一代产品以后的半导体装置所需要的技术。

例如，在非专利文献1中记载了如果使SOI基板的BOX层的膜厚比过去的SOI基板薄，则能够通过控制大块基板的电位来控制阈值电压，这对低压工作和低功耗极其有利。

【现有技术文献】

【专利文献】

【专利文献1】日本特开2010－263104号公报

【非专利文献】

【非专利文献1】N.Sugii et al,“Comprehensive study on Vth variability in silicon on thin BOX(SOTB)CMOS with small random-dopant fluctuation:Finding a way to further reduce variation”,IEDM 2008,p249.

根据本发明人的研究，判明了如下事项。

即判明为了使用大块基板的电位控制阈值电压，需要使BOX层的膜厚均匀。可是，如果利用过去的技术在元件分离区域形成元件分离膜，则在对元件分离膜进行热处理时，在激活区域的元件分离区域侧部分中，SOI层被通过元件分离膜而扩散的氧气而氧化，导致BOX层的膜厚局部变厚。

如果发生BOX层的膜厚局部变厚等变动，则MISFET的阈值电压也变动。并且，如果缩短MISFET的沟道长度，则元件分离区域侧部分的作用增大。因此，在沟道长度较短的半导体元件中，如果BOX层的膜厚变动，则使得半导体装置的性能下降，例如半导体装置的阈值电压等电气特性的均匀性能下降等。

发明内容

本发明的目的在于，提供能够提高半导体装置的性能的技术。

本发明的上述及其他目的和新的特征，根据本说明书的记述以及附图将更加明确。

将在本申请中公开的发明中的代表性发明的概况简单说明如下。

代表性的实施方式的半导体装置使防氧化膜介于与设置于SOI基板的元件分离膜之间。

另外，代表性的实施方式的半导体装置的制造方法是对SOI基板的SOI层、BOX层及支撑基板进行蚀刻来形成槽部，在露出于槽部的侧面的BOX层形成凹部。并且，形成用于填埋所形成的凹部的防氧化膜，以将填埋凹部的部分保留的方式对防氧化膜进行蚀刻，在凹部被防氧化膜填埋的状态下，形成用于填埋槽部的元件分离膜。

将在本申请中公开的发明中的代表性发明所得到的效果简单说明如下。

根据代表性的实施方式，能够提高半导体装置的性能。

附图说明

图1是实施方式1的半导体装置的主要部分剖视图。

图2是实施方式1的半导体装置的主要部分剖视图。

图3是表示实施方式1的半导体装置的制造工序的一部分工序的制造工艺流程图。

图4是表示实施方式1的半导体装置的制造工序的一部分工序的制造工艺流程图。

图5是实施方式1的半导体装置的制造工序中的主要部分剖视图。

图6是实施方式1的半导体装置的制造工序中的主要部分剖视图。