[发明专利]一种提升接触电阻均匀性的方法

说明书

技术领域

本发明集成电路制造技术领域，尤其涉及一种提升接触电阻均匀性的方法。

背景技术

在集成电路制造技术工艺中，往往包括在晶体管等器件上沉积各种层间介质材料，然后用各种刻蚀步骤制成穿过层间介质材料的连接孔，在这些连接孔中沉积导电材料，形成集成电路的接触和互联。

连接孔作为多层金属层间互联以及器件与外界电路之间连接的通道，在器件结构组成中具有重要的作用。连接孔的接触电阻值高低对集成电路的性能有着重要影响。

然而，本申请发明人在实际生产中发现，在检测阶段，连接孔的接触电阻在晶圆中心和边缘的值和其他部分相差较大，并且阻值较高的部位器件良率受到影响。

发明内容

本发明提供一种提升接触电阻均匀性的方法，其能解决生产中接触电阻在晶圆中心和边缘的值和其他部分相差较大，导致阻值较高的部位器件良率不佳。本发明提供一种提升接触电阻均匀性的方法，包括：

提供形成有层间介质层的晶圆；

在所述层间介质层上形成硬掩膜层；

研磨所述硬掩膜层和层间介质层，至层间介质层达到所需厚度。

可选的，所述硬掩膜层的硬度大于所述层间介质层的硬度，或者，所述硬掩膜层的研磨速率低于所述层间介质层的研磨速率。

可选的，硬掩膜层的材质为无掺杂的硅玻璃、无掺杂的氧化硅（SiO₂）或者氮化硅（Si₃N₄）。

可选的，硬掩膜层的厚度为10纳米(nm)~50纳米(nm)。

可选的，硬掩膜层利用化学气相沉积的方法形成。

可选的，所述介质层的材质为氟硅玻璃、磷硅玻璃、硼磷硅玻璃或掺杂的氧化硅（SiO₂）。

可选的，所述介质层的厚度为700纳米(nm)~900纳米(nm)。

可选的，利用化学机械研磨工艺研磨所述硬掩膜层和层间介质层。

本发明提供一种提升接触电阻均匀性的方法，所述提升接触电阻均匀性的方法在层间介质层上形成硬掩膜层再进行研磨工艺，研磨过程中，由于硬掩膜层保护层间介质层较薄的部位不被研磨液和研磨垫的作用消耗，在研磨结束时得到厚度更均匀的层间介质层，进而得到更均匀的接触电阻的分布。

附图说明

图1为本发明实施例的提升接触电阻均匀性的方法的流程图；

图2A~2D为本发明实施例的提升接触电阻均匀性的方法的各步骤的示意图；

图3为现有技术中连接孔接触电阻示意图；

图4为本发明实施例的中连接孔接触电阻示意图。

具体实施方式

在背景技术中已经提及，在实际生产中，会遇到接触电阻在晶圆中心和边缘的值和其他部分相差较大，导致阻值较高的部位器件良率不佳的问题。本发明提供一种提升接触电阻均匀性的方法，该方法在厚度不均匀的层间介质层上形成硬掩膜层，再对其进行研磨，由于硬掩膜层对层间介质层厚度较薄的部位的保护作用，研磨过后层间介质层表面更平坦，从而使得接触电阻更均匀。

下面将结合附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应所述理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图1，其为本发明实施例的提升接触电阻均匀性的方法的流程图，所述方法包括如下步骤：

步骤S021，提供形成有层间介质层的晶圆；

步骤S022，在所述层间介质层上形成硬掩膜层；

步骤S023，研磨所述硬掩膜层和层间介质层，至层间介质层达到所需厚度。