[发明专利]FinFET及其制造方法

说明书

技术领域

本发明涉及半导体技术，更具体地，涉及FinFET及其制作方法。

背景技术

随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为了抑制短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。FinFET包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。

在批量生产中，与使用SOI晶片相比，使用块状的半导体衬底制造的FinFET成本效率更高，从而广泛采用。然而，在使用半导体衬底的FinFET中难以控制半导体鳍片的高度，并且在源区和漏区之间可能形成经由半导体衬底的导电路径，从而产生漏电流的问题。

为了减小源区和漏区之间的漏电流，可以在半导体鳍片下方形成掺杂穿通阻止层(punch-through-stopper layer)。例如，通过对半导体衬底进行离子注入形成掺杂区，以提供掺杂穿通阻止层，然后将半导体衬底位于穿通阻止层上方的部分图案化为半导体鳍片。

然而，掺杂区的浓度分布导致其难以形成明显的边界。利用掺杂区提供的掺杂穿通阻止层的深度位置及其厚度难以清晰地限定。进一步地，位于掺杂穿通阻止层上方的半导体鳍片的厚度也难以清晰地限定。半导体鳍片与掺杂穿通阻止层之间的过渡区域可能成为潜在的漏电流路径，并且导致FinFET的阈值电压不期望地发生随机变化。

发明内容

本发明的目的是在基于半导体衬底的FinFET中减小源区和漏区之间的漏电流，并且减小阈值电压的随机变化。

根据本发明的一方面，提供一种制造FinFET的方法，包括：图案化半导体衬底以形成脊状物；进行离子注入，使得在脊状物中形成掺杂穿通阻止层，并且半导体衬底位于掺杂穿通阻止层上方的部分形成半导体鳍片；形成与半导体鳍片相交的栅堆叠，该栅堆叠包括栅极电介质和栅极导体，并且栅电介质将栅极导体和半导体鳍片隔开；形成围绕栅极导体的栅极侧墙；以及在半导体鳍片位于栅堆叠两侧的部分中形成源区和漏区。

根据本发明的另一方面，提供一种FinFET，包括：半导体衬底；位于半导体衬底上的掺杂穿通阻止层；位于掺杂穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅堆叠，该栅堆叠包括栅极电介质和栅极导体，并且栅电介质将栅极导体和半导体鳍片隔开；以及位于半导体鳍片两端的源区和漏区，其中掺杂穿通阻止层和半导体鳍片均由半导体衬底形成。

在本发明的FinFET中，采用掺杂穿通阻止层将半导体鳍片和半导体衬底隔开，从而可以断开源区和漏区之间经由半导体衬底的漏电流路径。由于在形成脊状物之后进行离子注入，在脊状物的深度方向上形成陡峭的掺杂分布，可以更清晰地限定掺杂穿通阻止层的上边界和下边界，以及更清楚地限定位于掺杂穿通阻止层上方的半导体鳍片的高度。本发明的FinFET可以减小漏电流和减小阈值电压的随机变化。在一个优选的实施例中，在应力作用层中形成的源区和漏区可以向半导体鳍片中的沟道区施加合适的应力以提供载流子的迁移率。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1-6是示出了根据本发明的第一实施例的制造半导体器件的方法的各个阶段的半导体结构的示意图，其中在图4中还示出掺杂穿通阻止层中的掺杂分布。

图7-9示出了根据本发明的一个优选实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。