[发明专利]基于紧凑型外设部件互联总线的伺服控制系统无效

专利信息
申请号: 201210496167.2 申请日: 2012-11-28
公开(公告)号: CN102968108A 公开(公告)日: 2013-03-13
发明(设计)人: 王红宣;王伟国;陈健;姜润强;曹立华 申请(专利权)人: 中国科学院长春光学精密机械与物理研究所
主分类号: G05B19/418 分类号: G05B19/418
代理公司: 长春菁华专利商标代理事务所 22210 代理人: 刘树清
地址: 130033 吉*** 国省代码: 吉林;22
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摘要:
搜索关键词: 基于 紧凑型 外设 部件 总线 伺服 控制系统
【说明书】:

技术领域:

发明属于力矩电机控制技术领域中,涉及的一种伺服控制系统,特别是涉及一种基于紧凑型外设部件互联总线的伺服控制系统。

背景技术:

光电经纬仪是靶场用来测试外弹道跟踪数据和飞行状态的光学仪器,主要由光学系统、主控计算机系统、伺服控制系统、测角系统(方位、俯仰编码器)、记录系统(测量电视、红外)等组成。伺服控制系统的作用是根据编码器测角反馈的信息、主控计算机的引导信息以及测量电视或红外的脱靶量信息进行闭环处理,控制力矩电机驱动跟踪架,实现对目标的实时稳定跟踪。

光电经纬仪的每个电子学分系统采用独立机箱封装,然后通过导电环和电缆连接,伺服控制系统与经纬仪其它分系统间通常采用RS-422通讯方式。本发明之前,与本发明最为接近的已有技术是中国科学院长春光学精密机械与物理研究所研制的经纬仪伺服控制系统,其结构如图1、图2所示。包括RS-422通讯接口1、调宽波输出接口2、模拟量输入接口3、数字I/O接口4、差分信号接口芯片5、调宽波缓冲6、数字I/O缓冲7、异步串行通讯芯片8、可编程数字逻辑芯片9、控制核心10。其中,可编程数字逻辑芯片9内部包含译码器11。

控制核心10经由本身的输出引脚发出指令,发出的指令经数字I/O缓冲7由数字I/O接口4发出;外部状态信息由数字I/O接口4进入,经数字I/O缓冲7被控制核心10的输入引脚读入。

外部的模拟信息由模拟量输入接口3直接进入控制核心10的AD输入引脚。

控制核心10由本身的调宽波输出引脚发出的调宽波经调宽波缓冲6由调宽波输出接口2送出。

控制核心10的数据线、地址线、中断信号和读写信号线全部被引入可编程数字逻辑芯片9的内部;异步串行通讯芯片8的数据线、片选信号、中断信号和读写信号线也全部被引入可编程数字逻辑芯片9的内部。

控制核心10的数据线、中断信号和读写信号线经由可编程数字逻辑芯片9的内部与异步串行通讯芯片8的数据线、中断信号和读写信号线相连;控制核心10的地址线进入可编程数字逻辑芯片9内部的译码器11,译码器11产生片选信号,译码器11的片选信号连到异步串行通讯芯片8的片选信号。

差分信号由RS-422通讯接口1进入系统,经由差分信号接口芯片5转换成幅值为5V的方波信号,幅值为5V的方波信号进入异步串行通讯芯片8的数据接收引脚;同理异步串行通讯芯片8的数据发送引脚发出的幅值为5V的方波信号,经由差分信号接口芯片5转换成差分信号,由RS-422通讯接口1送出。

RS-422接口的最大传输速率10Mb/s,最大传输距离为300m。鉴于RS-422接口的连接方式和传输速率,必然导致整个光电经纬仪系统体积庞大,集成度不高,且传输速率低。

发明内容:

为了克服已有技术存在的缺陷,本发明的目的在于提供一种峰值数据吞吐率达到每秒33兆字节(8位总线宽度)、系统集成化高度集中的伺服控制系统。

本发明要解决的技术问题是:提供一种基于紧凑型外设部件互联总线的伺服控制系统。解决技术问题的技术方案如图3、图4所示。包括紧凑型外设部件互联(CPCI)总线接口12、调宽波输出接口13、模拟量输入接口14、数字I/O接口15、CPCI总线接口芯片16、调宽波缓冲17、数字I/O缓冲18、可编程数字逻辑芯片19、控制核心20。其中,可编程数字逻辑芯片19中包括本地总线仲裁21和双端口随机存储器22。

控制核心20的数字输出和输入引脚与数字I/O缓冲18的输入和输出引脚相连,数字I/O缓冲18的输出和输入引脚与数字I/O接口15相连;由控制核心20的输出引脚发出指令,经数字I/O缓冲18的输入引脚传入到数字I/O缓冲18的内部,再经数字I/O缓冲18的输出引脚传入到数字I/O接口15;外部状态信息进入到数字I/O接口15后,经数字I/O缓冲18被控制核心20的输入引脚读入;模拟量输入接口14与控制核心20的模拟量输入引脚连接,外部的模拟信息由模拟量输入接口14直接进入控制核心20的模拟输入引脚;控制核心20的调宽波输出引脚与调宽波缓冲17的输入引脚相连,调宽波缓冲17的输出引脚与调宽波输出接口13相连;控制核心20发出的调宽波指令,经调宽波缓冲17进入调宽波输出接口13;控制核心20的总线输出和输入引脚与可编程数字逻辑芯片19的本地端输入和输出引脚相连,可编程数字逻辑芯片19的总线端输出和输入引脚与CPCI总线接口芯片16的本地端输入和输出引脚相连,CPCI总线接口芯片16的总线端输出和输入引脚连到CPCI总线接口12。

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