[发明专利]可重构多处理器系统

说明书

技术领域

本发明涉及数据处理技术领域，特别是涉及一种可重构多处理器系统。

背景技术

随着大规模的FPGA（Field－Programmable Gate Array，现场可编程门阵列）的出现，可重构计算成为高性能计算机系统领域中的研究热点。其中，可重构计算使得硬件系统能够针对具体应用中固有的并行性，在单片系统上以低的硬件复杂度，深度挖掘各种类型的应用中包含的指令级并行性、数据级并行性和线程级并行性，完成各种各样新的任务，大幅度提高了芯片系统的总体性能，实现片上超级计算、提供了更高的计算能力和密度。

现有技术中，高性能计算平台通常采用多处理器，或者，多处理器与加速元件相结合的方式，尽管这些平台能够带来一定的加速收益，但是无论从编程复杂度、计算效率以及加速比等指标上都未达到较好的用户需求。例如：对于多处理器与加速元件相结合的方式而言，由于受资金、能耗以及操作复杂度等多方面因素的影响，目前大部分的计算平台规模较小，通常的作法是将计算最为密集的部分送入加速元件进行运算，并将计算结果返回处理器；其中，处理器与加速元件之间的通信效率以及加速元件的计算效率相对较低，无法满足大规模的计算任务；同时，无法根据实际应用需求或系统负载状况，灵活选择参与计算的元件，最终导致无法有效合理利用系统资源。

因此，如何进一步提高现有技术中高性能计算平台的计算效率及灵活性是一个值得关注的问题。

发明内容

本发明实施例提供了一种可重构多处理器系统，以解决现有高性能计算平台计算效率低及灵活性差的问题，技术方案如下：

一种可重构多处理器系统，包括：

至少两个用于计算任务调度与执行的可重构的计算组件、用于提供所述至少两个计算组件所需外部缓存的共享内存、用于连接I/O元件的I/O接口、互联组件；

其中，所述计算组件包括：用于系统配置和任务调度的处理器、用于完成计算任务的且可由所述处理器配置的第一加速元件，用于提供所述计算组件内部缓存且由所述第一加速元件中的配置信息确定存储结构的缓存元件，所述处理器和第一加速元件之间、所述第一加速元件和缓存元件之间均具有数据总线和地址总线；

其中，通过所述互联组件，各计算组件之间能够进行点对点通信，且各计算组件能够与所述共享内存进行通信。

其中，所述互联组件包括：第二加速元件、组件间互联总线、共享互联总线；

其中，所述第二加速元件通过所述共享互联总线分别与各计算组件内的第一加速元件、共享内存相连，各计算组件内第一加速元件之间通过所述组件间互联总线相连。

其中，所述计算组件内的处理器至少包括两个；

相应的，所述互联组件还包括：用于实现所述计算组件内各处理器互连的组件内互联总线。

其中，各计算组件共享所述共享内存的存储区域；

或者，各计算组件分别对应所述共享内存的一子区域，所述子区域为所述共享内存的存储区域的一部分。

更进一步的，所述可重构多处理器系统还包括：扩展接口，用于接入提供各计算组件所需外部缓存的、所述共享内存对应的下一级内存。

其中，所述第一加速元件和第二加速元件为现场可编程门阵列（FPGA）、所述缓存元件和共享内存为静态随机存储器（SRAM）。

其中，所述第一加速元件和第二加速元件为图形处理器（GPU）、所述缓存元件和共享内存为静态随机存储器（SRAM）。

其中，所述第一加速元件和第二加速元件为CELL处理器、所述缓存元件和共享内存为静态随机存储器（SRAM）。

与现有技术相比，本发明实施例所提供的可重构多处理器系统包括至少两个计算组件，而每一计算组件包括：用于系统配置和任务调度的处理器、用于完成计算任务的且可由所述处理器配置的第一加速元件，因此，可以根据当前计算需求，选择参与计算的计算组件并将参与计算的计算组件配置为适合当前计算的计算结构，以此解决现有高性能计算平台计算效率低及灵活性差的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例所提供的一种可重构多处理器系统的第一种结构示意图；

图2为本发明实施例所提供的一种可重构多处理器系统中的计算组件内部结构示意图；