[发明专利]QC-LDPC码的高度并行编码器和编码方法

说明书

技术领域

本发明涉及通信领域，特别涉及一种通信系统中QC-LDPC码编码器的高度并行实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以实现。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j（1≤i≤a,1≤j≤t）构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。假设b不是素数，可被分解为b=ux。au路高度并行SRAA法完成一次编码需要x+t个时钟周期，需要(auc+t)b个寄存器、aucb个二输入与门和aucb个二输入异或门。当采用FPGA实现超高速编码时，如此多的资源需求意味着功耗大、成本高。

发明内容

针对QC-LDPC码超高速编码的现有实现方案中存在的资源需求量大缺点，本发明提供了一种基于查找表的高度并行编码方法，充分利用FPGA逻辑资源中的查找表功能，能在保持编码速度不变的前提下，有效减少资源需求。

如图1所示，QC-LDPC码的高度并行编码器主要由4部分组成：寄存器、查找表、bc位二输入异或门和b位二输入异或门。整个编码过程分4步完成：第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1～Ｒ_t；第2步，寄存器R₁～R_a串行左移u位，查找表L₁～L_a分别输入向量h₁~h_a和输出向量v₁~v_a，bc位二输入异或门B₁～B_a-1对向量v₁~v_a求和，得到向量v_a+1，b位二输入异或门A_l（1≤l≤c）将向量v_a+1的第l段b比特与寄存器R_a+l串行循环左移u位的结果相加，和存回寄存器R_a+l；第3步，重复第2步x次；第4步，并行输出码字(s,p)。

本发明提供的QC-LDPC高度并行编码器兼容多码率，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1是QC-LDPC码的高度并行编码器整体结构；

图2比较了传统的au路高度并行SRAA法与本发明的资源消耗。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行（首行是末行）循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列（首列是末列）循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i，j（1≤i≤a,1≤j≤t）构成的阵列：

G（或H）的连续b行和b列分别被称为块行和块列。假设循环矩阵的阶数b不是素数，可被分解为b=ux，其中，u和x皆为非1的正整数。那么，生成矩阵G第m（1≤m≤a）块行、后c块列中所有循环矩阵的前u行构成了一个u×bc阶矩阵，称之为子块行矩阵，记作U_m。U_m可视为由bc个u维列向量构成的，所有的U_m构成了一个au×bc阶子块矩阵U。