[发明专利]存储器控制器

说明书

本申请是申请日为2008年4月10日、申请号为“200880019550.0”并且名称为“存储器控制器”的发明专利申请的分案申请。

相关中请的交叉引用

本中请要求2007年6月21日提交的美国专利申请No.11/820,912以及2007年4月10提交的美国临时申请No.60/910,938的优先权。上述申请的公开通过引用全部结合于此。

技术领域

本公开涉及存储器控制器，并且更具体地涉及用于非易失性半导体存储器的存储器控制器。

背景技术

这里提供的背景描述是用于一般地呈现本公开的上下文的目的的。当前指定的发明人在本背景部分所描述的工作以及在提交时不能充当现有技术的描述的各方面不被明确地或隐含地承认作为针对本公开的现有技术。

现在参考图1、2A和2B，非易失性半导体存储器10可以包括闪存、静态随机存取存储器(SRAM)、氮化物只读存储器(NROM)、相变存储器、磁RAM、多态存储器等。非易失性半导体存储器10可以包括一个或多个阵列16。阵列16可以被布置为B个存储块18-1、18-2，...，以及18-B(总称为块18)。

在图2A中，每个块18包括P个页20-1、20-2，...，以及20-P(总称为页20)。在图2B中，每个页20可以包括与数据部分24相关联的多个存储单元，并且可以包括与诸如错误检查与校正(ECC)数据或其它(O)开销数据之类的开销数据部分26相关联的其它存储单元。

非易失性半导体存储器10通常与主机设备的存储器控制器通信。通常，控制器利用硬连线(hardwired)块大小来对存储器编址。块中的页也可以具有硬连线页大小。通常，数据和开销部分24和26中的若干存储单元也分别被硬连线。

仅作为示例，对于总计2千兆字节(GB)的存储器，典型的NAND闪存阵列可以包括2048个块。每个块可以包括64个页中的128千字节(kB)。每个页可以包括2112字节。在2112字节中，2048字节可与数据部分相关联，而64字节可与开销部分相关联。每个存储单元可以存储一比特。为了擦除存储在阵列中的数据，存储器控制器通常需要擦除整块和/或整页。

在图2C中，存储块48包括预定义的页50-1、50-2，...，以及50-P(总称为页50)。每个页50包括用于数据部分的Y个存储单元(存储单元46-1、46-2，...，以及46-Y)以及用于开销部分的Z个存储单元(存储单元46-(Y+1)、46-(Y+2)，...，以及46-(Y+Z)，其中，对于特定存储器控制器，Y和Z是固定值。在针对第一写数据块的第一写操作期间，存储器控制器将数据写入页50-3的一部分以及页50-1和50-2中。在针对第二写数据块的第二写操作期间，数据被写入页50-6的一部分以及页50-4和50-5中。页50-3和页50-6中余下的存储单元未被使用，这是低效率的。此外，该存储器控制器必须与具有相同预定义配置的存储阵列一起使用。

发明内容

一种非易失性(NV)存储器控制器，包括页配置模块，页配置模块与包括B个存储块的NV存储阵列通信，每个存储块包括包含了多个存储单元的P个页。该控制器选择性地调节与P个页中的至少一页相关联的存储单元的数目，并且基于其生成存储器映射(memory map)。该控制器还包括写模块或读模块的至少一个，写模块基于存储器映射选择性地将数据写入NV存储阵列，读模块基于存储器映射选择性地从NV存储阵列读数据。

在其它特征中，存储器映射存储P个页的每页中的存储单元的开始和结束点。页配置模块选择性地调节存储在P个页的至少一页中的多个存储单元的至少一个存储单元中的比特的数目。页配置模块还可以选择性地调节P个页的数目。页配置模块相对于P个页的至少一页中存储差错检查和校正(ECC)数据的存储单元的数目来选择性地调节存储数据的存储单元的数目。存储器映射存储所述P个页的至少一页中的数据部分和ECC部分的存储单元的开始和结束点。

在其它特征中，类型确定模块确定NV存储阵列的存储类型，并且基于存储类型生成存储器映射。页配置模块基于要存储在P个页的至少一页中的数据的类型来选择性地配置所述P个页的至少一页中的存储单元。存储器测试模块确定所述P个页的至少一页中的存储单元的差错率。页配置模块基于差错率来确定比特的数目。页配置模块选择性地对P个页的至少一页的数据部分中的每个存储单元设置第一数目的比特，并且选择性地对所述P个页的至少一页的开销部分中的每个存储单元设置第二数目的比特。第一数目和第二数目不同。