[发明专利]一种有多个规格等级可以选择的记忆体及其操作方法在审
| 申请号: | 201210473563.3 | 申请日: | 2012-11-21 |
| 公开(公告)号: | CN102969020A | 公开(公告)日: | 2013-03-13 |
| 发明(设计)人: | 不公告发明人 | 申请(专利权)人: | 无锡来燕微电子有限公司 |
| 主分类号: | G11C16/06 | 分类号: | G11C16/06;G11C16/24 |
| 代理公司: | 暂无信息 | 代理人: | 暂无信息 |
| 地址: | 214028 江苏省无锡市无锡新区长江路21-1*** | 国省代码: | 江苏;32 |
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| 摘要: | |||
| 搜索关键词: | 一种 有多个 规格 等级 可以 选择 记忆体 及其 操作方法 | ||
1.一种有多个规格等级可以选择的记忆体架构包括若干存储比特单元及存储比特相对应的控制单元,存储比特的位线WL控制单元和一个控制不同规格等级记忆体的选择器单元,所述存储比特单元包括控制极端、源极端及漏极端;若干存储比特单元规则排布形成行存储群组及列存储群组,行存储群组内每行存储比特单元的控制极端相互连接后与对应的WL位线端相连接,行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接,列存储群组内每列存储比特单元的漏极端相互连接后与对应的BL位线端相连接,列存储群组内对应的BL位线端通过多路选择器与检测放大器相连,放大并转换成数字信号输出。
2.根据权利要求1所述的有多个规格等级可以选择的记忆体架构中的存储比特的位线WL控制单元,其特征是:所述特殊多路转换器(MUX)IP,以实现字线熔合。
3.根据权利要求1所述的有多个规格等级可以选择的记忆体架构中一个控制不同规格等级记忆体的选择器单元,其特征是:一种激光熔丝(fuse)。
4.根据权利要求1所述的有多个规格等级可以选择的记忆体架构中一个控制不同规格等级记忆体的选择器单元,其特征是:一种小容量的非挥发性嵌入式记忆体。
5.一种有多个规格等级可以选择的记忆体架构包括若干存储比特单元及存储比特相对应的控制单元,存储比特的位线WL控制单元和一个控制不同规格等级记忆体的选择器单元组成,控制不同规格等级记忆体的选择器单元输出选择器的信号来选不同规格等级记忆体,存储比特的位线WL控制单元接到同规格等级记忆体的选择器单元输出选择器的信号来控制不同规格等级时所需的位线WL;可以一次控制相对应的一条WL位线,或同时控制对应的二条WL位线,或同时控制相对应的多条WL位线来达到不同规格等级记忆体的选择。
6.根据权利要求5所述的有多个规格等级可以选择的记忆体架构中的存储比特,其特征是:快闪存储比特单元。
7.一种有多个规格等级可以选择的记忆体200的操作方法,包括存储比特的位线WL控制单元202和一个控制不同规格等级记忆体的选择器单元201;行存储群组及列存储群组,行存储群组及列存储群组内均包括若干存储比特单元203;行存储群组内每行存储比特单元的控制极端相互连接后与对应的WL位线端相连接,行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接,列存储群组内每列存储比特单元的漏极端相互连接后与对应的BL位线端相连接,且列存储群组内对应的BL位线端通过多路选择器与检测放大器相连,对行存储群组与列存储群组内存储比特单元的操作方法包括数据写入操作、数据读取操作及数据擦除操作;
当控制不同规格等级记忆体的选择器单元输出控制不同规格等级记忆体的控制信号给存储比特的位线WL控制单元,所述控制信号是控制不同规格等级的记忆体;所述控制信号是指一次控制一条位线WL,一次控制二条位线WL或一次控制多条位线WL;
将第二操作偏压始终加载于SL位线端上;选取行存储群组与列存储群组交叉确定的快闪存储比特单元,并将第一操作偏压加载于对应的一条WL位线端上,或将第一操作偏压同时加载于对应的二条WL位线端上,或将第一操作偏压同时加载于对应的多条WL位线端上,第三操作偏压加载于其余的WL位线端上;通过多路选择器选择对应的BL位线端,并将第四操作偏压加载于选择对应的BL位线端上,第五操作偏压加载于其余的BL位线端上;
当第一操作偏压、第二操作偏压与第四操作偏压对应配合,使得选中的BL位线端与WL位线端交叉确定的存储比特单元达所需的电压,且第二操作偏压、第三操作偏压与第五操作偏压对应配合,使得行存储群组与列存储群组内其余存储比特单元的电压与所需的电压不匹配时,以能向所述交叉确定的存储比特单元内写入所需的数据,实现对存储器架构的数据写入操作;
当第一操作偏压、第二操作偏压与第四操作偏压对应配合,以能测定流过所述交叉确定的快闪存储比特单元的电流值,同时,第二操作偏压、第三操作偏压与第五操作偏压对应配合,关断行存储群组与列存储群组内其余存储比特单元的电流输出,以能读取所述交叉确定的快闪存储比特单元的存储状态,实现对快闪存储器架构的数据读取操作;
当第一操作偏压、第二操作偏压与第四操作偏压对应配合,以使得与第一操作偏压相连的存储比特单元的源极端与控制端的电压差与所需的擦除电压匹配,且第三操作偏压与第四操作偏压对应配合,使得与第三操作偏压相连的存储比特单元的源极端与控制端的电压差与所需的擦除电压不匹配时,以能存储与第一操作偏压相连对应的行存储群组,实现对存储器架构的数据擦除操作。
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