[发明专利]基于片上全局互连随机延时网络的物理不可克隆函数电路

说明书

技术领域

本发明属于移动计算安全支付技术及密码学集成电路芯片设计领域，特别涉及一种基于超深亚微米、纳米尺度集成电路芯片片上全局互连线随机延时网络的物理不可克隆函数电路。

背景技术

l、物理不可克隆函数是一种从复杂物理系统中提取秘密的方法。通常，物理不可克隆函数电路可以利用硅的物理延时特征和集成电路加工工艺的变化性来实现，它能够唯一地表征每一块硅芯片。随着集成电路加工工艺节点的不断缩小，集成电路芯片上互连线的平均延迟时间已经超越芯片上逻辑单元本征的门延迟时间，成为电路延时的主导因素。而物理不可克隆函数电路的基本原理就是利用电路本身内部的不可预测的不确定延时，但是目前的物理不可克隆函数电路仅考虑了芯片上逻辑器件延时，忽略了互连线带来的延时。这种仅考虑逻辑器件延时而忽略了互连延时的物理不可克隆函数电路，不符合物理电路的实际。而且，其电路的实现仅利用芯片物理结构的局部连线资源而不使用外层的全局连线资源，因而不利于在空间结构上利用物理芯片的外层连线资源来保护内层的核心逻辑处理单元免受物理侵入式攻击。

2、目前已有的物理不可克隆函数电路中：(1)信号路径开关由与非门构成，与非门构成的信号路径开关需要的晶体管数量较多，需占用大量的电路资源和功耗；(2)路径时序裁决器由D触发器构成，我们知道边沿触发器不是真正的公平仲裁器，D触发器的输出信号是由输入信号D和时钟信号CK决定的，而这两个信号的传输路径是不对称的，输入信号D必须要先于时钟信号CK到达触发器输入端口，即为时钟信号CK保留一定的建立时间。同时D触发器内部的信号传输线路结构的不对称将导致物理不可克隆函数电路受到温度和电压的影响可能也是不对称的，而且D触发器的输出信号存在进入亚稳定态的可能性。

发明内容

本发明提供一种基于集成电路芯片片上全局互连线随机延时网络的物理不可克隆函数电路，在结构上增加位于芯片外层的全局互连线，使得物理不可克隆函数电路保护内层的核心逻辑处理单元免受侵入式攻击的能力得到了增强。

一种基于集成电路芯片上全局互连线随机延时网络的物理不可克隆函数电路，包括：

1、用于多路信号传输的全局互连随机延时网络。全局互连随机延时网络由芯片外层的金属连线网络构成。附图l所示为全局互连随机延时网络的等效分布电模型。

2、用于进行传输路径选择的若干信号路径开关，由传输门构成，如附图2所示。第一个信号路径开关一端接输入信号，另一端接第二个信号路径开关；最后一个信号路径开关一端接路径时序裁决器，另一端接倒数第二个信号路径开关；其余信号路径开关依次顺序连接。

3、用于记录信号到达先后次序的路径时序裁决器，由SR锁存器构成，如附图3所示。路径时序裁决器一端接输出，另一端接最后一个信号路径开关。

4、输入单元：输入单元由两部分组成：(1)输入端的时序信号，通常是一个由低电平到高电平的上升沿信号；(2)探查信号b_i，通常随机生成，信号路径开关根据b_i的值对输入信号的传输路径进行选择：直线传输(b_i=‘0’)或交叉传输(b_i=‘l’)。

5、输出单元：本发明所设计的是1位输出响应的物理不可克隆函数电路，通过如下方法可以得到N位输出响应的物理不可克隆函数电路：复制N个物理不可克隆函数电路，让这些电路同时工作，输入同一组的探查信号(b_o，b₁，…b_n-1)，从而得到N位的输出信号Q，如附图4所示。

本发明对此前的物理不可克隆函数电路进行了重新设计，相比传统的基于逻辑门延时的物理不可克隆函数电路，特别引入了全局互连延时网络作为物理不可克隆函数电路的主要组成部分。这种全新结构的物理不可克隆函数电路不仅仅优化了面积，提高了仲裁时间分辨率，更重要的是增强了物理不可克隆函数电路保护内层核心处理电路免受侵入式攻击的能力。

附图说明

附图1是基于全局互连随机延时网络的等效分布电模型原理图。

附图2是信号路径开关的电路图。

附图3是路径时序裁决器电路图。

附图4是物理不可克隆函数电路输出单元实现原理图。

附图5是传输线的等效RC链原理图。

附图6是路径时序裁决器输入信号延时分布图。横坐标为信号传输的延时时间，纵坐标为电压值。

具体实施方式