[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2012年2月1日提交的申请号为10-2012-0010431的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体器件和制造该半导体器件的方法，更具体而言，涉及一种包括管道栅的三维（3D）非易失性存储器件和制造该三维非易失性存储器件的方法。

背景技术

非易失性存储器件是即使中断电源也可以保持所存储的数据的存储器件。随着具有在硅衬底上形成单层存储器件的二维结构的存储器件的集成度达到极限，已经提出了在硅衬底上垂直地层叠存储器单元的三维非易失性存储器件。

此后，结合附图详细描述现有的三维非易失性存储器件的结构和与该三维非易失性存储器件相关的问题。

图1是解释现有的三维非易失性存储器件的结构的透视图。为了描述方便，在附图中省略了层间绝缘层。

如图1所示，现有的三维非易失性存储器件包括沟道层CH，所述沟道层CH包括掩埋在管道栅PG中的管道沟道层P_CH和与所述管道沟道层P_CH相连的一对垂直沟道层V_CH。此外，存储器件包括层叠同时围绕垂直沟道层V_CH的字线WL以及层叠在字线WL上的源极选择线SSL和漏极选择线DSL。在第二方向II-II’（第一方向I-I’和第二方向II-II’）上相邻的存储串共同连接到一个源级线SL，且在第二方向II-II’上延伸的存储串行中所包括的存储串共同连接到一个位线BL。

在本文中，沟道层CH被存储器层（未示出）围住。存储器层包括隧道绝缘层、电荷陷阱层和电荷阻挡层。此外，管道栅PG由包括N型杂质的多晶硅层形成。

然而，由于N型多晶硅层由具有较小功函数的材料形成，在擦除操作中出现了俘获在管道晶体管的栅绝缘层中的电荷，因而可能会出现问题。特别地，由于俘获在栅绝缘层中的电荷俘获层的电荷，管道晶体管的阈值电压增加，由此降低了单元电流，因而造成存储器件的特性的恶化。

发明内容

努力制作了本发明以提供一种适用于提高管道晶体管的单元电流的半导体器件及其制造方法。

本发明的一个示例实施例提供了一种半导体器件，包括：垂直沟道层；管道沟道层，被配置成连接所述垂直沟道层的下端部；以及管道栅，围绕所述管道沟道层且包括第一区域和剩余的第二区域，所述第一区域与管道沟道层接触并包括第一类型杂质，所述剩余的第二区域包括与所述第一类型杂质不同的第二类型杂质。

本发明的另一个示例实施例提供了一种制造半导体器件的方法，包括：形成管道栅，所述管道栅包括填充有牺牲层的沟槽且包括第一区域和剩余的第二区域，所述第一区域与所述沟槽接触且包括第一类型杂质，所述剩余的第二区域具有与所述第一类型杂质不同的第二类型杂质；在所述管道栅上交替形成第一材料层和第二材料层；通过刻蚀所述第一材料层和所述第二材料层来形成与所述沟槽连接的沟道孔；去除暴露在所述沟道孔的下表面中的牺牲层；沿着所述沟槽和所述沟道孔的内表面形成存储器层；以及在所述存储器层上形成沟道层。

根据本发明的示例实施例，半导体器件包括管道栅，所述管道栅包括含有第一类型杂质的第一区域和含有第二类型杂质的第二区域。

如上所述，本发明包括混合型管道栅，使得可以防止由于在擦除操作中电荷被俘获在管道晶体管的栅绝缘层中而造成阈值电压增加。

前述概述只是示例性的，且并未构成任何形式的限制。除了上述的这些示例性的方面、实施例和特征，通过参考附图和以下的详细描述进一步的方面、实施例和特征将变得明显。

附图说明

图1是示出现有的三维非易失性存储器件的结构的透视图。

图2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A和7B是示出根据本发明第一实施例的制造半导体器件的方法的横截面图。

图8A-8B是示出根据本发明第二实施例的半导体存储器件的横截面图。

图9是示出包括本发明实施例的存储系统的构造的示意图。

图10是示出包括本发明实施例的计算系统的构造的示意图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。在附图中，为了便于说明，元件的厚度与间隔与实际真实的厚度与间隔相比进行了放大。在以下描述中，可以省略已知的相关功能和构造的详细描述，以避免不必要地模糊本发明的主题内容。在说明书和附图中，相同的附图标记表示相同的元件。