[发明专利]降低开尔文接触阻抗以及击穿电压的集成MOSFET器件及方法

说明书

技术领域

本发明主要涉及半导体器件结构领域。更确切的说，本发明是关于制备一种带有特定器件性能参数的集成MOSFET器件的器件结构，及其有关的制备方法。

背景技术

如今的半导体器件，例如金属氧化物半导体场效应晶体管（MOSFET）通常是特征尺寸很小的高密度器件。例如，现在所使用的一些MOSFET的壁对壁间距尺寸约为1-2微米。随着器件尺寸的减小，器件中随之缩小的接触电极以及栅极氧化物的厚度，都导致开尔文接触阻抗令人反感地大幅地增加，击穿电压却降低。这个问题在经常传导高电流以及需要高击穿电压的功率MOSFET器件中更加突出。

发明内容

本发明的目的是提供一种带有特定器件性能参数的集成MOSFET器件的器件结构，及其有关的制备方法，能够降低开尔文接触阻抗以及击穿电压。 

为了达到上述目的，本发明提供了一种降低开尔文接触阻抗以及击穿电压的集成MOSFET器件，该半导体器件在X-Y-Z笛卡尔坐标系中表示，X-Y平面平行于其主半导体芯片平面，其特征在于，所述的半导体器件包含：

一个漏极，平行于X-Y平面，外延层覆盖在漏极上方；

一个开尔文接触本体，设置在外延层中，开尔文接触源极嵌入在开尔文接触本体中；

一个栅极沟槽，平行于Z-轴，延伸到外延层中，栅极设置在栅极  沟槽中；

一个下部接触沟槽，平行于Z-轴，延伸穿过开尔文接触源极和至少部分开尔文接触本体，分别限定裸露的垂直源极接触表面及其裸露的垂直本体接触表面；

一个位于开尔文接触源极和栅极沟槽上方的电介质材料层；以及

一个位于电介质材料层上方的金属层，其中这两个层形成图案， 使得：

电介质材料层具有一个上部沟槽延伸物，位于下部接触沟槽上方；上部沟槽延伸物的X-Y剖面尺寸大于下部接触沟槽的X-Y剖面尺寸，从而限定平面台面结构平行于X-Y平面，并且位于一部分开尔文接触源极上方；金属层具有一个顶部金属平面，平行于X-Y平面，上部电极延伸物和下部电极部分相继向下延伸，分别穿过上部沟槽延伸物和下部接触沟槽；以及，所形成的MOSFET器件，其主器件电流在栅极的控制下，流经开尔文接触源极以及漏极之间，具有较低的本体开尔文接触阻抗，以及由于开尔文接触源极来自平面台面结构的附加的裸露顶部接触表面区，源极开尔文接触阻抗低于不带所述的平面台面结构的MOSFET器件；并且，下部电极部分和外延层构成一个与MOSFET器件并联的相应的肖特基二极管。

上述的半导体器件，其中，所述的开尔文接触源极的重掺杂子区为一个源极接触植入物，位于下部电极部分附近，而开尔文接触源极的轻掺杂子区位于其一侧，远离下部电极部分。

上述的半导体器件，其中，所述的开尔文接触本体的载流子类型与外延层的载流子类型相反，开尔文接触本体的重掺杂子区为衬底接触植入物，位于下部电极部分附近，而开尔文接触源极的轻掺杂子区位于其一侧，远离下部电极部分。

上述的半导体器件，其中，所述的外延层还包含一个外延增强部分，其载流子类型与外延层相同，在下部电极部分下方植入，其中调节外延增强部分的几何形状以及掺杂浓度，使所述的肖特基二极管的击穿电压低于所述的MOSFET器件的击穿电压，从而避免在没有肖特基二极管的情况下，所述的MOSFET器件击穿发生可能的不必要的器件损坏。

上述的半导体器件，其中，所述的半导体器件在外 延增强部分的载流子浓度高于外延层。

上述的半导体器件，其中，所述的下部接触沟槽平行于Z-轴，穿过开尔文接触源极和开尔文接触本体，延伸到外延层中。

上述的半导体器件，其中，所述的外延层还包含一个降低漏电流植入物，其载流子类型与外延层相反，植入在外延增强部分下方，以降低半导体器件的漏电流IDSS。

上述的半导体器件，其中，所述的半导体器件的壁对壁间距尺寸小于或等于1.4微米。

上述的半导体器件，其中，所述的平面台面结构的宽度（沿X-Y平面）约为0.02微米至0.6微米之间。

上述的半导体器件，其中，所述的外延层和外延增强部分为N-型。

上述的半导体器件，其中，所述的半导体器件还包含一个栅极滑道沟槽，平行于Z-轴，延伸到外延层中，一个栅极滑道设置在栅极滑道沟槽中，一个下部栅极接触电极部分形成在栅极滑道顶部，一个开尔文接头位于栅极滑道中，以及下部栅极接触电极部分的一侧。