[发明专利]用于EEPROM的高压生成电路

说明书

技术领域

本发明涉及一种用于EEPROM（嵌入式电可擦除可编程只读存储器）的高压生成电路。

背景技术

随着半导体制造工艺和集成电路设计能力的不断进步，人们已经能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯片上，这就是系统级芯片（System-on-Chip，SoC）。随着数据吞吐量不断上升以及系统低功耗要求，系统级芯片对存储器的需求越来越大。据预测，到2015年，约90%的硅片面积将被具有不同功能的存储器所占据，嵌入式存储器将成为支配整个系统的决定性因素。嵌入式电可擦除可编程存储器（EEPROM）以其掉电不丢失数据的特性而成为嵌入式存储器中不可或缺的重要组成部分，它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。

随着工艺水平的不断提高，EEPROM性能越来越成为系统级芯片的关键指标，数据存储容量不断上升，对EEPROM擦写操作所必需的高压生成电路性能提出了越来越高的要求，因此设计一个性能优良的EEPROM高压生成电路具有十分重要的现实意义。

发明内容

本发明要解决的技术问题是提供一种用于EEPROM的高压生成电路，能提高电路效率，优化电路面积。

为解决上述技术问题，本发明的用于EEPROM的高压生成电路，包括：多个电荷泵单元电路，每个所述电荷泵单元电路均采用天线信号作为时钟信号，每个所述电荷泵单元电路均产生高压信号，将所述多个电荷泵单元电路级联起来，即组成高压生成电路，产生符合EEPROM擦写操作要求的额定高压。

本发明是一种性能优良的EEPROM高压生成电路，与现有EEPROM的高压生成电路相比，由于将采用天线信号作为时钟信号的电荷泵单元电路进行级联，能减少级联的级数，提高电路效率，优化电路面积。

本发明的用于EEPROM的高压生成电路，有利于提高EEPROM擦写操作性能指标。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是所述用于EEPROM的高压生成电路一实施例结构图；

图2是图1的波形图。

具体实施方式

参见图1所示，所述用于EEPROM的高压生成电路在图1所示的实施例中，包括多个电荷泵单元电路。每个电荷泵单元电路由一个采用二极管连接方式的高压PMOS晶体管（即图1中的MP1、MP2…MPn0、MPn1中的一个）和一个电容（即图1中C1、C2…Cn0、Cn1中的一个）组成，电容的一端与采用二极管连接方式的高压PMOS晶体管的源极相连接（参见图中虚线框所示）。CLK1和CLK2分别为由天线供给的两个相互不交叠的正弦时钟信号，其最大电位幅值超出电源电压VDD，近似为2*VDD，其中“*”表示乘号。CLK1和CLK2依次对应输入到相应电荷泵单元电路的电容的另一端，使每个电荷泵单元电路均采用天线信号作为时钟信号，增大了时钟信号幅值，因此所述电荷泵单元电路能输出一个较高幅值的电压信号。每个电荷泵单元电路均产生高压信号，将所述多个电荷泵单元电路级联起来，即组成高压生成电路，产生符合EEPROM擦写操作要求的额定高压。

由于每一级电荷泵单元电路输出电压信号幅值较高，相比较传统高压生成电路中采用倍压电路作为级联单元电路，能使级联的级数减少，有效提高了电路效率，优化了电路面积。

由于采用天线信号作为时钟信号，改变了时钟信号的供给来源，取消了传统高压生成电路中产生较大功耗的时钟产生电路，明显降低了EEPROM功耗。

EEPROM电源电压信号VDD与设计成二极管模式的高压PMOS晶体管MP0的源极相连接，在其漏极产生高压生成电路的输入信号。

所述高压是指大于电源电压VDD的电压。图1中Net0、Net1、Net2…Netn0和Netn1为元件连接的节点。

结合图2所示，所述用于EEPROM的高压生成电路具体工作过程如下：

假设初始时所有电容上均无电荷，T0阶段，CLK1为低电平，CLK2为高电平，这样节点Net0电压幅值为VDD-Vt（Vt为高压PMOS晶体管阈值电压），节点Net1电压幅值为Vclk，由于高压PMOS晶体管设计为二极管模式，高压PMOS晶体管MP1截止，节点Net0电压维持为VDD-Vt。