[发明专利]用于电子束图案化的方法

说明书

技术领域

本发明总的来说涉及半导体领域，更具体地，涉及用于电子束图案化的方法。

背景技术

半导体集成电路(IC)技术不断地发展到具有更小的特征尺寸和增加密度的电路布局。作为这种不断进步的结果，光刻设备持续地变得更加昂贵和更加复杂。将电子束(或“e-beam”)技术用于图案化衬底。

电子束图案化涉及使用电子束引起介质中变化的工艺。具体地，一些电子束工艺使用电子束在抗蚀剂层上写设计图案。电子束图案化提供在衬底上创建部件的方法，其中，部件小于光的分辨率极限值。

然而，电子束写入的一个问题是，用于电子束写入光刻的抗蚀剂是绝缘聚合物。因此，捕获位于抗蚀剂内的电荷产生偏转引入电子的表面电势变化并且导致图案放置误差。当前，通过导电层涂覆，表面电势去除尝试主要集中在陷阱电荷。对抗蚀剂的处理(诸如导电层涂覆或抗蚀剂厚度调节)实际上干扰了成像层，并且导致成像质量劣化或者意味着对于成像质量优化的更多尝试。

因此，需要通过改进的电子束图案化性能解决上述问题的方法。

发明内容

根据本发明的一个方面，提供了一种用于电子束图案化的方法，包括：在衬底上形成导电材料层；在导电材料层上形成底部抗反射涂覆(BARC)层；在BARC层上形成抗蚀剂层；以及将电子束引导至抗蚀剂层用于电子束图案化工艺，其中，BARC层被设计为使得在电子束图案化工艺期间抗蚀剂层的顶部电势Φ基本为零。

优选地，BARC层包括具有相应的介电常数和厚度的至少一个介电膜。

优选地，BARC层和抗蚀剂层包括多个膜；以及BARC层被设计为使得Φ基本为零，其中，Φ被定义为

其中，Φ是所述抗蚀剂层的顶面处的电势；Q_p是抗蚀剂层中的正电荷；Q_ni是“i”膜中的负电荷；C_p是BARC层和抗蚀剂层关于正电荷的电容；C_ni是所述“i”膜的电容；以及“i”是整数。

优选地，Φ被定义为

其中，σ_p是正电荷表面密度；ρ_ni+1(x)是负电荷体积密度；ε₀是真空介电常数；ε_ri是“i”膜的相对介电常数；以及di是“i”膜的膜厚度。

优选地，每一个膜都具有范围在约2和约3.5之间的介电常数。

优选地，每一个膜都具有范围在约0.05微米和约1微米之间的厚度。

优选地，BARC层包括第一介电常数的第一介电材料膜和不同于第一介电常数的第二介电常数的第二介电材料膜。

优选地，第一介电材料包括PMMA(C₅O₂H₈)；以及第二介电材料包括ZEP520(C₆H₄Cl₂)。

优选地，电子束包括高斯束和成形束中的一种。

优选地，电子束包括多个高斯束。

优选地，电子束包括多个成形束。

优选地，衬底选自半导体晶圆、掩模坯体和平板衬底中的一种。

优选地，抗蚀剂是电子束抗蚀剂并选自正性抗蚀剂和负性抗蚀剂中的一种。

根据本发明的第二方面，提供了一种用于电子束图案化的方法，包括：在衬底上形成导电材料层；在导电材料层上形成多膜介电层；在多膜介电层上形成抗蚀剂层；以及对抗蚀剂层实施电子束写入工艺，其中，多膜介电层被设计成具有相应的介电常数和厚度，使得在电子束写入工艺期间，抗蚀剂层的顶部电势基本为零以减小图案放置误差。

优选地，多膜介电层包括第一介电常数的第一介电材料膜和不同于第一介电常数的第二介电常数的第二介电材料膜。

优选地，第一介电材料膜具有第一厚度，并且第二介电材料膜具有不同于第一厚度的第二厚度。

优选地，多膜介电层和抗蚀剂层包括多个膜；以及多膜介电层被设计为使得Φ基本为零，其中，Φ被定义为

其中，Φ是所述抗蚀剂层的顶面处的电势；Q_p是抗蚀剂层中的正电荷；Q_ni是“i”膜中的负电荷；C_p是多膜介电层和抗蚀剂层关于所述正电荷的电容；C_ni是所述“i”膜的电容；以及“i”是整数。