[发明专利]一种B4-flash器件及其制作方法

说明书

技术领域

本发明涉及一种器件及其制作方法，尤其涉及一种适用于B4-flash编译和空穴隧穿注入擦除的器件及其制作方法。

背景技术

对于NOR闪存记忆单元，最重要的限制其尺寸继续缩减的是门极长度的缩短。这主要是由于沟道热电子（CHE）注入编译方式要求漏端有一定的电压，而这个电压对源漏端的穿透有很大的影响，对于短沟道器件沟道热电子（CHE）方式不适用。另外一个问题是与NAND和AND数据存储器件相比，这限制了NOR闪存的编译产量。

最近，Shoji Shukuri et .al 提出了一种新颖的利用衬底偏压协助的带到带的隧穿引起的热电子（B4 –flash）来进行编译的P沟道记忆单元(“60nm NOR Flash Memory Cell Technology Utilizing Back Bias Assisted Band-to-Band Tunneling Induced Hot-Electron Injection (B4-Flash)” , 2006 Symposium on VLSI Technology Digest of Technical Papers），其中的编译是利用衬底协助的带到带的隧穿如图1所示，首先是由门极和漏极电压产生的电场产生带到带的隧穿的电子10。然后，这些电子10受到衬底偏置电压产生的漏端空间电荷区电场加速到离开漏极有一定距离的区域，最后在衬底偏置电压和门极电压的垂直电场的作用下注入到电荷存储层。虽然以前对于这种由衬底偏置协助的带到带的p沟道器件也有报道，然而，为了得到足够的热电子来编译仍然需要较高的漏端电压，过大的漏端电压会使沟道穿通容易，从而会限制门极长度（T.Ohnakado, et al., IEEE Trans. EL, Vol.46, No.9, 1999, pp.1866-1870.），也就限制了器件尺寸的缩减。

发明内容

鉴于上述的现有技术中的问题，本发明的实施例通过非均匀的氧化硅结构，来缓解氧化硅的退化，和电子局域注入编译和空穴均匀注入擦除的影响，使器件的可靠性增加。

本发明提供的一种B4-flash器件，包括衬底和依次在衬底上形成的第一氧化硅层、氮化硅层和第二氧化硅层，所述第一氧化硅层包括沿沟道方向依次分布的第一段、第二段和第三段，所述第一段、第二段和第三段的厚度比为1.5~2.5:0.8~1.2:1.5~2.5。

在本发明的一个较佳实施方式中，所述第一段、第二段和第三段的厚度比为2:1:2。

在本发明的另一较佳实施方式中，所述第一段、第二段和第三段的长度比为0.8~1.2:2.5~3.5:0.8~1.2。

在本发明的另一较佳实施方式中，所述第一段、第二段和第三段的长度比为1:3:1。

在本发明的另一较佳实施方式中，所述第一氧化硅层的第一段的厚度为1~4 nm。

在本发明的另一较佳实施方式中，所述氮化硅层的厚度为5~20 nm。

一种上述的B4-flash器件的制作方法，其特征在于，包括以下步骤：

步骤1，在衬底上形成氧化硅层，通过刻蚀形成所述第一氧化硅层；

步骤2，在所述第一氧化硅层上依次形成所述氮化硅层和第二氧化硅层。

在本发明的另一较佳实施方式中，还包括步骤3：通过刻蚀和离子注入形成栅极。

本发明的实施例形成了具有非均匀的SONOS 结构，其中的隧穿氧化硅层，促使电场强度在不同区域的分布不同。中间区域的氧化硅层由于具有较薄的厚度可以有较强的电场，在富勒-诺德罕的隧穿编译时，可以由较多的空穴通过此区域。沟道区的两边有较厚的隧穿氧化硅层，电场强度较小，进入这些区域的空穴较少，从而使擦除速度提高。并且非均匀的空穴注入，使编译和擦除循环后的两边区域空穴剩余量小，从而提高器件的性能。制程工艺和CMOS兼容，节约了成本。

附图说明

图1是现有器件的结构示意图；

图2是现有器件的耐久性曲线；

图3是本发明的实施例的结构示意图；

图4是本发明的实施例的性能示意图。

具体实施方式

以下将结合附图对本发明做具体阐释。