[发明专利]一种应用于电源管脚的静电保护电路

说明书

技术领域

本发明主要涉及静电保护电路设计领域，特指一种应用于电源管脚的静电保护电路。

背景技术

集成电路芯片与外界的接口必然会有静电泄放(ESD：electrostatic discharge)问题。当一个高电势的带电体接触到电路的外引脚时，静电泄放现象就会发生。由于芯片每个输入或输出引脚的电容很小，所以ESD产生的电压很大，可能损坏芯片上的器件，导致芯片失效。

为了减轻ESD的问题，芯片IO通常会采用ESD保护电路，通常是将外部电荷放电箝位到VDD或者GND，从而限制了加到芯片内部电路上的电压。由于ESD本身的电路结构不同，在保护电路的同时也引入了一些严重问题，其一是ESD保护电路在节点对地和VDD间引入相当大的电容，降低了工作速度和电路输入输出端口的匹配度；其二是ESD器件会将电源和地信号上的噪声耦合到电路的输入，从而影响了信号的质量；其三是ESD电路若设计不当，可能会导致在静电泄放时导致CMOS电路发生闩锁效应。

发明内容

本发明要解决的问题就在于：针对现有技术存在的技术问题，提出一种应用于电源管脚的静电保护电路。

本发明提出的解决方案为：本电路通过RC电路对静电脉冲的响应特性，控制MOS管瞬时导通，打开对地的静电泄放通路，调节RC的值可以控制静电泄放的时间t，t时间后静电泄放通路会关断，完成静电泄放，保护电源管脚不受静电损坏。

附图说明

图1是本发明的电路原理示意图；

具体实施方式

以下将结合附图和具体实施对本发明做进一步详细说明。

如图1所示，假设静电是一个阶跃信号U_s，假设MOS管M₁、M₂、M₃、M₄对应的阈值电压分别为V_TH1、V_TH2、V_TH3和V_TH4，栅极电压分别为V_G1、V_G2、V_G3和V_G4，则PMOS管M₁的栅极电压V_G1可以表示为

VG1(t)=Us(1-e-tτ)---(1)]]>

其中t表示时间，τ是时间常数，即τ=R₁C₁。根据是(1)可知，V_G1随着时间的变化，即电压值从0逐渐增大，当时间趋于无穷大时，V_G1=U_s，即PMOS管M₁会有从打开到关断的过程，其临界条件即

U_s-V_G1(t₁)=|V_TH1|    (2)

即