[发明专利]一种减小堆叠芯片上互连输入输出管脚面积的方法

说明书

技术领域

本发明涉及芯片堆叠技术领域，尤其涉及一种减小堆叠芯片上互连输入输出管脚面积的方法。

背景技术

由于数字和模拟电路不能同时随着集成电路制造工艺尺寸的不断缩小而等比例缩小，所以当工艺不断越来越先进的时候，用同一种工艺把数模混合片上系统实现在同一颗芯片上的成本就会越来越不优化。现在基于芯片堆叠技术，把片上系统中的数字逻辑单元和模拟电路分开，把面积能够随着等工艺尺寸不断缩小而等比例缩小的数字逻辑单元实现在先进的小尺寸工艺芯片上，把面积不能随着工艺尺寸不断缩小而等比例缩小的模拟电路实现在折旧完毕且价格低廉的大尺寸工艺芯片上，用微控制器标准系统总线做管脚互连上下堆叠芯片的方法也随之出现。

由于这些微控制器标准系统总线是片上系统(SOC)的内部互连线，不会用于对外封装，所以这些互连线信号不会去驱动外部电路，且这些用于互连上下多颗堆叠芯片的管脚不会受到来自于整个封装后SOC芯片外部静电放电(ESD)的冲击，所以这些用于互连上下堆叠芯片且用微控制器标准系统总线做的管脚的驱动能力和防ESD的能力都不需要很强。这不像传统存储器工业，比如DRAM，FLAH等，为了得到大容量，经常会把多个DRAM或者FLASH芯片通过芯片堆叠技术封装起来，为了降低成本，这些DRAM和FLASH的输入输出管脚的驱动能力和防ESD能力都很强，能做到单颗芯片与多颗堆叠都能实现，所以它们的输入输出管脚的驱动和防ESD 能力都不能减小。

发明内容

本发明克服了背景技术中堆叠芯片中互连管脚驱动能力过大与抗静电释放能力过强，从而导致堆叠芯片间互连输出输入管脚面积过大的问题，提出了一种减小堆叠芯片上互连输入输出管脚面积的方法。本发明降低了输出管脚驱动能力以及互连输入输出管脚抗静电释放能力以达到降低输出输入管脚的面积的目的。

本发明提出了一种减小堆叠芯片上互连输入输出管脚面积的方法，在制作堆叠芯片的过程中，通过降低互连输入输出管脚中驱动晶体管的数量、尺寸，以及降低所述互连输入输出管脚中抗静电放电器件晶体管的数量、尺寸，减小所述互连输入输出管脚面积；其中所述堆叠芯片采用微控制器标准系统总线作为管脚进行互连。

其中，所述驱动晶体管包括PMOS晶体管、NMOS晶体管。

其中，所述抗静电放电器件晶体管包括MOS管、二极管。

其中，所述输入输出管脚中驱动晶体管的尺寸至少减小至原有尺寸的10％；所述输入输出管脚中驱动晶体管的数量最多减少至1个。

其中，所述互连输入输出管脚中抗静电释放电路的尺寸或数量最多减至原有尺寸或数量的1/4。

其中，所述堆叠芯片通过微控制器标准系统总线作为互连管脚上下堆叠。

其中，进一步包括：减小所述互连输入输出管脚中驱动晶体管的数量和尺寸使所述驱动晶体管足以驱动与所述驱动晶体管在同一个互连线上另一端的输入输出管脚。

其中，进一步包括：减小所述互连输入输出管脚中抗静电放电器件晶体管的数量和尺寸使所述抗静电放电器件晶体管的抗静电释放能力足以抵抗在互连堆叠芯片管脚时所产生的静电。

本发明通过减小在用微控制器标准系统总线做管脚互连的上下堆叠多颗芯片上互连输入输出管脚中驱动电路尺寸和抗静电释放电路尺寸，以及减少驱动晶体管数量和抗静电释放晶体管数量，从而减小互连输入输出管脚面积，最终减小芯片面积，降低芯片成本。

附图说明

图1为实施例中通用的输出管脚驱动电路图。

图2为通用印刷电路板上一个主从芯片电路连接图。

图3为堆叠芯片上下互连线连接图。

具体实施方式

下面结合附图和实施例对本发明的具体实施方式做进一步详细的说明，但不应以此限制本发明的保护范围。

本发明的减小堆叠芯片上互连输入输出管脚面积的方法，在制作堆叠芯片的过程中，通过降低互连输入输出管脚中驱动晶体管的数量、尺寸，以及降低互连输入输出管脚中抗静电放电器件晶体管的数量、尺寸，减小互连输入输出管脚面积；其中堆叠芯片采用微控制器标准系统总线作为管脚进行互连。

其中，驱动晶体管包括PMOS晶体管、NMOS晶体管。

其中，抗静电放电器件晶体管包括MOS管、二极管。

其中，输入输出管脚中驱动晶体管的尺寸至少减小至原有尺寸的10％；输入输出管脚中驱动晶体管的数量最多减少至1个。

其中，互连输入输出管脚中抗静电释放电路的尺寸或数量最多减至原有尺寸或数量的1/4。