[发明专利]具有倍频器的锁相环及构造锁相环的方法

说明书

相关申请的交叉参考

本申请要求于2012年4月30日提交的，第61/640,433号的美国临时申请的优先权，其全部内容结合于此作为参考。

技术领域

本发明涉及锁相环(PLL)并且尤其涉及包括倍频器的PLL。

背景技术

为了实现更高数据速率传输，高速串行接口最近广泛用于电子产品中，例如，手持设备、无线云应用程序、个人计算机等。在诸如3GHz或者以上的高频工作中，在电路中存在的电流和电压通常会经受电磁干扰(EMI)。扩频时钟发生器(SSCG)是使用频率调制来降低EMI的有效方式。具有∑-Δ调制器(SDM)的分数-N型PLL(fractional-N type PLL)是实现具有高工作频率的高分辨率的SSCG类型。然而，具有SDM的分数-N型PLL生成使抖动性能劣化的SDM量化噪声。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种锁相环(PLL)电路，包括：倍频器，包括第一时钟输入端和第一时钟输出端；以及分数-N型PLL，包括第二时钟输入端和第二时钟输出端，其中所述倍频器的所述第一时钟输出端电连接至所述分数-N型PLL的所述第二时钟输入端；并且所述倍频器的环路带宽小于所述分数-N型PLL的环路带宽。

在该锁相环(PLL)电路中，所述倍频器进一步包括：包含时钟输入端和时钟输出端的整数-N型PLL，以及所述整数-N型PLL的所述时钟输入端电连接至所述第一时钟输入端，并且所述整数-N型PLL的所述时钟输出端电连接至所述第一时钟输出端。

在该锁相环(PLL)电路中，所述倍频器和所述分数-N型PLL中至少一个包括可配置选项，所述可配置选项被布置成调节所述倍频器和所述分数-N型PLL中至少一个的环路带宽。

在该锁相环(PLL)电路中，所述倍频器和所述分数-N型PLL中至少一个中的每一个进一步包括电荷泵、压控振荡器(VCO)以及环路滤波器；并且所述可配置选项被布置成调节所述电荷泵、所述VCO和所述环路滤波器中至少一个的电特性。

在该锁相环(PLL)电路中，所述可配置选项包括可配置引脚；并且用于所述可配置引脚的逻辑值为预定的。

在该锁相环(PLL)电路中，所述分数-N型PLL进一步包括鉴相和鉴频器(PFD)和电荷泵(CP)，并且所述倍频器的输出时钟频率小于所述分数-N型PLL的所述PFD和所述CP的工作频率。

根据本发明的另一方面，提供了一种锁相环(PLL)电路，包括：第一分数-N型PLL，包括第一时钟输入端和第一时钟输出端；第二分数-N型PLL，包括第二时钟输入端和第二时钟输出端；以及倍频器，包括第三时钟输入端和第三时钟输出端；其中所述倍频器的所述第三时钟输出端电连接至所述第一分数-N型PLL的所述第一时钟输入端以形成第一PLL；所述倍频器的所述第三时钟输出端电连接至所述第二分数-N型PLL的所述第二时钟输入端以形成第二PLL；所述第一PLL的第四时钟输出端电连接至所述第一分数-N型PLL的所述第一时钟输出端；所述第二PLL的第五时钟输出端电连接至所述第二分数-N型PLL的所述第二时钟输出端；并且所述倍频器的环路带宽小于所述第一PLL和所述第二PLL中每个分数-N型PLL的环路带宽。

在该锁相环(PLL)电路中，所述倍频器进一步包括具有时钟输入端和时钟输出端的整数-N型PLL，并且所述整数-N型PLL的所述时钟输入端电连接至所述第三时钟输入端，并且所述整数-N型PLL的所述时钟输出端电连接至所述第三时钟输出端。

在该锁相环(PLL)电路中，所述倍频器、所述第一分数-N型PLL和所述第二分数-N型PLL中至少一个包括可配置选项，所述可配置选项被配置成确定所述倍频器、所述第一分数-N型PLL和所述第二分数-N型PLL中至少一个的环路带宽。

在该锁相环(PLL)电路中，所述倍频器、所述第一分数-N型PLL和所述第二分数-N型PLL中至少一个进一步包括电荷泵、压控振荡器(VCO)和环路滤波器；并且所述可配置选项被配置成调节所述倍频器、所述第一分数-N型PLL和所述第二分数-N型PLL的至少一个的所述电荷泵、所述VCO和所述环路滤波器中的至少一个。

在该锁相环(PLL)电路中，可调节选项进一步包括可配置引脚；并且用于所述可配置引脚的逻辑值为预定的。

在该锁相环(PLL)电路中，所述可配置引脚电连接至非易失性存储器的数据输出端。