[发明专利]半导体集成电路器件有效
| 申请号： | 201210407045.1 | 申请日： | 2012-10-17 |
| 公开（公告）号： | CN103066071B | 公开（公告）日： | 2016-11-23 |
| 发明（设计）人： | 坂本和夫;森野直纯;田中一雄;石塚裕康 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | H01L27/02 | 分类号： | H01L27/02 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 陈伟;孟祥海 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | |||
| 搜索关键词： | 半导体 集成电路 器件 | ||
1.一种半导体集成电路器件，在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，其中，
配置有所述I/O逻辑电路的I/O逻辑区域和配置有所述I/O缓存器电路的I/O缓存器区域，与配置有针对所述I/O单元的焊盘的区域重合，并且彼此并列配置在与所述核心区域的边平行的方向上。
2.根据权利要求1所述的半导体集成电路器件，其中，
构成所述I/O逻辑区域的深N型阱和构成所述I/O缓存器区域的深N型阱彼此分离。
3.根据权利要求1或2所述的半导体集成电路器件，其中，
所述I/O逻辑电路和所述I/O缓存器电路共用提供第一电位的第一布线，并且共用提供第二电位的第二布线。
4.根据权利要求3所述的半导体集成电路器件，其中，
所述第一电位和所述第二电位分别是针对所述I/O缓存器电路和所述I/O逻辑电路的电源电位和接地电位。
5.根据权利要求3或4所述的半导体集成电路器件，其中，
所述I/O缓存器电路具有P缓存器与N缓存器，
配置有所述P缓存器的P缓存器区域被配置为与配置有所述电平移位器电路的电平移位器区域相邻。
6.根据权利要求3所述的半导体集成电路器件，其中，
所述I/O缓存器区域包含PMOS晶体管、NMOS晶体管、第一电阻元件和第二电阻元件、以及第一二极管元件和第二二极管元件，
所述PMOS晶体管的栅极端子与所述I/O逻辑电路连接，所述PMOS晶体管的源极端子或漏极端子的一方与背栅极端子以及所述第一布线连接，另一方与所述第一电阻元件的第一端子连接，
所述第一电阻元件的第二端子与所述焊盘连接，
所述第一二极管元件连接在所述第一布线与所述焊盘之间，
所述NMOS晶体管的栅极端子与所述I/O逻辑电路连接，所述NMOS晶体管的源极端子或漏极端子的一方与背栅极端子以及所述第二布线连接，另一方与所述第二电阻元件的第一端子连接，
所述第二电阻元件的第二端子与所述焊盘连接，
所述第二二极管元件连接在所述第二布线与所述焊盘之间。
7.根据权利要求1或2所述的半导体集成电路器件，其中，
配置有所述电平移位器电路的电平移位器区域具有第一电位区域与第二电位区域，
该第一电位区域设有提供第一电源电位的电路，且该第一电源电位被提供至所述I/O逻辑电路；该第二电位区域设有提供第二电源电位的电路，且该第二电源电位被提供至所述核心逻辑电路，
所述第一电位区域被设置在所述I/O逻辑区域的内部，
所述第二电位区域被设置在所述核心区域和所述I/O逻辑区域、所述I/O缓存器区域之间。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
