[发明专利]半导体器件的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅（gate-last）工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸（CD，Critical Dimension）进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。

鳍式场效应管（Fin FET）是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层（图中未示出）和位于栅介质层上的栅电极（图中未示出）。对于Fin FET，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。

然而，无论是MOS场效应管，还是鳍式场效应管，其器件性能仍然有待提高。

更多关于半导体器件的形成方法，请参考专利号为“US7868380B2”的美国专利。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，形成的半导体器件的性能优越。

为解决上述问题，本发明的实施例提供一种半导体器件的形成方法，包括：提供内部掺杂有n型或p型离子的半导体衬底，所述半导体衬底表面形成有绝缘层和覆盖所述绝缘层的保护层，所述保护层和绝缘层内贯穿有开口，所述开口暴露出半导体衬底表面；在所述开口内形成位于所述半导体衬底表面的第一应力层，所述第一应力层表面低于所述保护层表面；向所述第一应力层内掺杂并退火形成第二应力层，所述第二应力层的材料为Si-Ge-C；在所述第二应力层表面形成本征层，所述本征层表面与所述保护层表面齐平。

可选地，所述第一应力层的厚度小于等于所述开口深度的1/2。

可选地，所述第一应力层的形成工艺为选择性外延沉积工艺。

可选地，当所述半导体器件为NMOS管时，所述第一应力层的材料为碳化硅，形成所述第一应力层时的压强为大气压强，反应温度为700摄氏度-800摄氏度。

可选地，所述第一应力层中碳的摩尔百分比为3%-15%。

可选地，向所述第一应力层内掺杂的离子为锗离子或锡离子，其工艺参数范围为：能量为2千电子伏-50千电子伏，剂量为1e15原子数/平方厘米-1e16原子数/平方厘米。

可选地，当所述半导体器件为PMOS管时，所述第一应力层的材料为锗硅。

可选地，所述第一应力层中锗的摩尔百分比为10%-30%。

可选地，所述第一应力层的厚度为5纳米-30纳米。

可选地，所述退火的方法为快速热退火或激光脉冲退火。

可选地，所述快速热退火的工艺参数范围为：退火温度为900摄氏度-1100摄氏度，退火时间10秒-30秒。

可选地，所述激光脉冲退火的工艺参数范围为：退火温度为1200摄氏度-1400摄氏度，退火时间40毫秒-100毫秒。

可选地，所述本征层的材料为Si、Si_1-yC_y或Si_xGe1-x，其中x的范围为3%-35%，y的范围为10%-30%。

可选地，所述本征层的厚度为5纳米-30纳米。

可选地，还包括：形成本征层后，去除所述保护层，暴露出绝缘层表面。

可选地，当所述半导体器件为鳍式场效应管时，还包括：形成横跨所述第二应力层和本征层的顶部和侧壁的第一栅极结构；形成位于所述第一栅极结构两侧、且位于本征层和第二应力层内的第一源区和第一漏区。

可选地，当所述半导体器件为MOS管时，还包括：形成覆盖所述绝缘层的半导体层，所述半导体层表面与所述本征层表面齐平；待形成半导体层后，形成覆盖所述本征层的顶部表面的第二栅极结构；形成位于所述第二栅极结构两侧的半导体层内的第二源区和第二漏区。

所述半导体衬底为硅衬底或绝缘体上硅衬底，所述半导体衬底表面的晶面为（110）或（100）。

与现有技术相比，本发明的技术方案具有以下优点：