[发明专利]一种基于乒乓机制的FPGA与DSP数据传输系统

说明书

技术领域

本发明涉及高速数据传输领域，具体涉及一种基于乒乓机制的FPGA与DSP数据传输系统，尤其适用于FPGA与DSP之间的图像数据高速传输。

背景技术

长期以来，高速图像传输与处理的工作大多在微型计算机上采用单机或机群联合机制执行。专用计算机的微处理器只是面向通用应用层面，对高速数字处理这种特殊的数据密集型的应用效率不高。同时，机群工作方式存在功耗大，系统复杂等问题，使得它的应用受到了限制。而采用DDR作为接口的FPGA和DSP协同作业方式实现高速信号传输与处理成为最近几年的热门。该类系统具有灵活、实用、可靠等特点，目前有很多基于这种架构的案例。

申请号为201010590964.8的中国发明专利公开了一种FPGA通过DDR2接口与DSP通信的方法及装置。此方法中，根据DDR2控制器的读写命令以及时序配置生成芯片自身所使用的读写时序，在所述读写时序执行所述命令指示的读写操作。从而通过DDR2接口代替原来的高速串行总线接口，实现FPGA与DSP的通信，降低数据传输实现成本。

申请号为200920109021.1的中国发明专利公开了一种涉及双通道数字射频存储板，其中就有DDR2存储模块、FPGA采集控制模块、DSP通信控制模块等。DDR2有两个子模块，分别与FPGA采集控制模块和DSP通信控制模块相连。该技术可实现较高频率信号的存储及传输功能，广泛应用于雷达和电子战对抗领域。

但上述两种方案均采用DDR2 SDRAM的单总线传输方式，效率低，难以适应高速数据的传输要求。

发明内容

本发明的目的在于提供一种基于乒乓机制的FPGA与DSP数据传输方法，实现FPGA与DSP之间的高效数据通信。

一种基于乒乓机制的FPGA与DSP数据传输系统，包括双通道切换开关、FPGA、DSP和两存储器，FPGA控制双通道切换开关的开关状态以实现第一读写通道和第二读写通道的交替进行，从而实现数据的交叉存储与读取；

所述第一读写通道为：FPGA将自身缓存的当前数据写入第一存储器，同时DSP从第二存储器读取前一时刻写入的数据；

所述第二读写通道为：FPGA将自身缓存的当前数据写入第二存储器，同时DSP从第一存储器读取前一时刻写入的数据。

所述双通道切换开关采用CPLD实现。

所述存储器采用双倍速率同步动态随机存储器DDR。

本发明的有益效果是：本发明基于乒乓机制的双通道数据存储和读取方式，是FPGA在往第一路存储器中写入数据的时候，DSP从第二路存储器读取数据；然后由双通道切换开关切换DDR2 SDRAM双通道，即控制FPGA向第二路存储器中写入数据，同时DSP往第一路存储器读取数据，实现数据的交替存储与处理。本发明通过乒乓的方式将连续图像数据在两块DDR2 SDRAM之间轮番交替存储和读取，实现并行处理，有利于节省等待时间，提高数据传输效率。进一步，选用DDR作为FPGA与DSP之间数据缓存设备能极大提高整个系统效能。

附图说明

图1是本发明双通道据传输的示意图。

具体实施方式

下面结合附图和实例进一步说明本发明的具体实施方式。

本发明基于乒乓机制的FPGA与DSP数据传输系统，包括双通道切换开关、FPGA、DSP和两存储器。本实例中，双通道切换开关采用CPLD实现，存储器采用第二代双倍速率同步动态随机存储器DDR2 SDRAM。

在图1中，双通道的DDR2 SDRAM的设计采用了乒乓机制的思想。即FPGA 3在往一路DDR2 SDRAM 1中写入数据的时候，DSP 4从另外一路的DDR2 SDRAM 2中读取数据。然后由CPLD 5控制FPGA 3与DSP 4对DDR2 SDRAM 1和2控制权的切换。由于DDR2 SDRAM 1和2是单口器件（只有一套总线），因此采用开关器件CPLD，作为两路DDR2 SDRAM 1和2的切换，以达到“多路复用”的功能。

DDR2_CH1与DDR2_CH2代表两路DDR2 SDRAM1和2，CPLD5中的两组箭头（一组细线箭头6和7，一组粗线箭头8），细线箭头6和7表示FPGA 3，DSP 4对原始的DDR2 SDRAM 1和2的总线控制权状态，粗线箭头表示经过CPLD 5切换之后的FPGA 3，DSP 4对DDR2 SDRAM 1和2的总线控制权状态。