[发明专利]GOI测试电路结构

说明书

技术领域

本发明涉及半导体测试领域，特别涉及一种针对GOI（Gate Oxide Integrity，栅氧完整性）测试的电路结构。

背景技术

在对半导体集成电路进行的测试中，对于GOI和TDDB（Time Dependent Dielectric Breakdown，与时间相关电介质击穿）测试而言，一般采用积累偏压（accumulation bias）的方式获得击穿电压（breakdown voltage）。当CD（Critical Dimension，关键尺寸）在不小于90nm时，对于GOI测试采用两个端子（terminal）——栅极端子（Gate）、衬底端子（Substrate）——的测试结构。以下，为现有常用的三种GOI测试电路结构。

图1a所示为现有的体式（Bulk）GOI测试电路结构，图1b为图1a中沿x轴线的切视图。因视图角度原因，图1a中无法完全示出体式GOI测试电路的结构，请一并参照图1b所示。该体式GOI测试电路中，包括在一衬底（图1a、图1b未示出）上形成的第一aa（active area，有源区）区11，第一aa区11呈方形，其四周与多个第一接触孔（contact）31电连接（如图1a所示），多个第一接触孔31在所述第一aa区11的四周均匀地分布；同时，第一aa区11四周的第一接触孔31还与一第一金属层21电连接，第一金属层21延伸出栅极端子Gate；第一aa区11外侧四周设有STI（Shallow Trench Isolation，浅沟道隔离）4，所述STI 4设于所述衬底中；在所述STI 4的外侧设有第二aa区12，第一aa区11和第二aa区12之间由所述STI 4隔离；第二aa区12电连接有多个均匀分布的第二接触孔32，并且与第二aa区12电连接的第二接触孔32与一第二金属层22（如图1b所示）电连接，第二金属层22延伸出衬底端子Substrate。

如图1b所示，第一aa区11位于体式GOI测试电路结构的中部，其外侧设有STI 4，在STI 4的外侧为第二aa区12，第二aa区12的外侧仍然为STI 4；第一aa区11并非直接与第一接触孔31电连接，而是在第一aa区11的表面沉积有一栅氧层5，栅氧层5的材料如二氧化硅，在栅氧层5的表面沉积一多晶硅层6，第一接触孔31电连接于该多晶硅层6，并且与第一金属层21电连接，进而通过第一金属层21引出栅极端子Gate。而位于第一aa区11外侧的第二aa区12则直接通过第二接触孔32与第二金属层22电连接，进而通过第二金属层22引出衬底端子Substrate。

图2a所示为现有的多晶硅棱式（Poly Edge）GOI测试电路结构，图2b为图2a中沿x轴线的切视图，图2c为图2a中沿y轴线的切视图。该多晶硅棱式GOI测试电路中，包括在一衬底（图2a、图2b、图2c未示出）上形成的第一aa区11，第一aa区11呈方形，在第一aa区11上沉积有彼此平行的多条栅氧层5（如图2b、图2c所示），在所述多条栅氧层5上沉积有多晶硅层6（如图2a、图2b、图2c所示）；在每条多晶硅层6的两端（位于第一aa区11相对的两侧）均连接第一接触孔31，所有的第一接触孔31还均与第一金属层21电连接，第一金属层21延伸出栅极端子Gate。

第一aa区11外侧设有STI 4，所述STI 4设于所述衬底中；在所述STI 4的外侧设有第二aa区12，第一aa区11和第二aa区12之间由所述STI 4隔离；第二aa区12电连接有多个均匀分布的第二接触孔32，并且与第二aa区12电连接的第二接触孔32均与第二金属层22（如图2b、图2c所示）电连接，第二金属层22延伸出衬底端子Substrate。

图3a所示为现有的区域棱式（Field Edge）GOI测试电路结构，图3b为图3a中沿y轴线的切视图。结合图3a、图3b所示，该区域棱式GOI测试电路中，包括在一衬底（图3a、图3b未示出）上形成的多个呈条状且彼此相互平行的第一aa区11；各个第一aa区11之间由STI 4相互隔离；在每个第一aa区11上均沉积有栅氧层5；在包括所有栅氧层5、以及隔离各个第一aa区11的STI 4的区域上形成有一整块多晶硅层6，且覆盖于各个第一aa区11上的栅氧层5之间由该多晶硅层6隔离，多晶硅层6呈方形分布于所述衬底表面；在多晶硅层6的边缘分布有多个第一接触孔31且多晶硅层6分别与多个第一接触孔31电连接；所有的第一接触孔31还均与第一金属层21电连接；第一金属层21延伸出栅极端子Gate。