[发明专利]金属互连结构的制作方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种金属互连结构的制作方法。

背景技术

半导体集成电路制作工艺中的金属互连意指由导电材料，如铝、多晶硅或铜等制得的连线实现芯片上各个器件之间的互相连接，以将电信号传输到芯片的不同部分。通常，金属互连结构包括接触结构/通孔结构、金属互连槽。其中接触结构指实现芯片内器件与第一金属层之间在硅片表面的连接的结构，通孔结构指实现穿过各层介质层从某一金属层到相邻的另一金属层形成电通路的结构，金属互连槽是指位于介质层中实现连接多个接触结构或通孔结构的沟槽的结构。为了便于说明，在本文后面的篇幅中把接触结构和通孔结构统一称为接触孔。

现在普遍采用Cu-CMP的大马士革镶嵌工艺形成IC制造中的金属互连结构。镶嵌结构（大马士革结构）一般常见两种：单镶嵌结构以及双镶嵌结构。单镶嵌结构是把单层金属导线的制作方式由传统的金属刻蚀+介电层填充改为镶嵌方式的介电层刻蚀+金属填充；双镶嵌结构则是将接触孔以及金属互连槽结合一起形成，然后用一道金属填充步骤填充。双镶嵌结构的制作方法一般有：1、全通孔优先法（Full VIA First）；2、半通孔优先法（Partial VIA First）；3、金属导线优先法（Full Trench First）；4、自对准法（Self-alignment method）等几种。但上述几种方法形成的双镶嵌结构的尺寸都受限于现有技术中光刻工艺的局限。

而随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，晶片朝向更高的元件密度、高集成度方向发展，半导体器件的制造技术将会进入22nm工艺节点。而光刻能力是22nm技术节点上一项重要的指标。目前的光刻技术致力发展波长为13.5nm的极紫外（EUV）光刻技术。采用EUV光刻技术可能会得到特征尺寸小于32nm的芯片。但是到目前为止，EUV光刻技术也还未处于量产阶段。公开发表的关于22nm器件的报道也很少，即使是实验室器件也是如此。若依赖于现有技术，实现特征尺寸为22nm以下的半导体器件的金属互连结构的制作是非常困难的。因而，如何形成更小尺寸的金属互连结构以适应半导体制造技术飞速发展的需求就成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种利用现有光刻技术即可实现的小尺寸的金属互连结构的制作方法。

为解决上述问题，本发明提供了一种金属互连结构的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成介质层；

在所述介质层上形成第一缓冲层；

在所述第一缓冲层上形成第一图案硬掩模层，所述第一图案硬掩模层具有多个线条状图形；

在所述第一缓冲层和所述第一图案硬掩模层上形成第二缓冲层；

在所述第二缓冲层上形成第二图案硬掩模层，所述第二图案硬掩模层具有多个线条状图形，所述第二图案硬掩模层的线条状图形和所述第一图案硬掩模层的线条状图形互相交叉；

以所述第二图案硬掩模层和第一图案硬掩模层为掩模，刻蚀所述第二缓冲层和第一缓冲层至露出介质层，形成缓冲层图案，所述缓冲层图案包括形成在第二缓冲层中、与所述第二图案硬掩模层图形相对应的第二图案和形成在第一缓冲层中、与第一及第二图案硬掩模层叠合图形相对应的第三图案；

以所述缓冲层图案为掩模，刻蚀所述介质层，所述刻蚀进行至在第二图案硬掩模层下方的第二缓冲层消失后继续进行，在第一图案硬掩模层下方的第一缓冲层消失前停止，以在所述介质层内形成多个通孔及连接至少两个通孔的沟槽；

去除残留的第一缓冲层。

可选的，所述第一缓冲层的材料与所述第二缓冲层的材料相同。

可选的，所述第二缓冲层与所述介质层的刻蚀选择比小于或等于2。

可选的，所述介质层的材料包括二氧化硅；所述第一缓冲层的材料包括多晶硅或氮化硅。

可选的，所述第一图案硬掩模层的材料与所述第二图案硬掩模层的材料相同。

可选的，所述第一缓冲层与所述第一图案硬掩模层的刻蚀选择比大于或等于10。

可选的，所述第一缓冲层的材料包括多晶硅或氮化硅；所述第一图案硬掩模层的材料包括二氧化硅。

可选的，所述介质层的厚度范围是至

可选的，所述第一图案硬掩模层的厚度范围是

可选的，所述第一图案硬掩模层采用自对准式双重曝光光刻工艺形成。

可选的，所述第二图案硬掩模层采用自对准式双重曝光光刻工艺形成。