[发明专利]CMOS晶体管的制作方法

说明书

技术领域

本发明涉及半导体制作领域，尤其涉及一种CMOS晶体管的制作方法。

背景技术

随着集成电路制造技术的发展，集成电路的特征尺寸不断减小；在此发展进程中，为了不对半导体器件造成损害，势必要将集成电路的工作电压也相应的不断减小。然而，为了保证集成电路在较小的工作电压下能够保持较好的性能，目前通常采用的办法是将应力施加于MOS晶体管上，从而引起晶格应变，以提高载流子（电子或者空穴）的迁移率；其中，在横向方向（即垂直电流方向）上施加的应力称为压应力，压应力可以提高空穴迁移率，适用于PMOS晶体管；在纵向方向（即在电流方向）上施加的应力称为张应力，张应力可以提高电子迁移率，适用于NMOS晶体管。

另外，由于NMOS晶体管的载流子是电子，且电子本身的迁移率相对PMOS晶体管的空穴而言要高，因此现有技术通常只在PMOS晶体管内的源/漏区形成以硅锗为材料的应力衬垫层，使晶体管沟道区的应力提高，进一步提高空穴的迁移率。因为硅、锗具有相同的晶格结构，即“金刚石”结构，在室温下，锗的晶格常数大于硅的晶格常数，在PMOS晶体管的源/漏区形成硅锗（SiGe），可以引入由硅和锗硅之间晶格失配而形成的压应力，进一步提高压应力，提高PMOS晶体管的性能。更多关于形成具有应力衬垫层的CMOS晶体管的信息可以参考公布号为CN101924107A中国发明申请。

现有技术中，一种在PMOS晶体管的形成具有应力衬垫层的CMOS晶体管的制作方法为：

请参考图1，提供半导体衬底10，所述半导体衬底10上具有STI（浅沟槽隔离）结构20，将半导体衬底10分为NMOS晶体管区域和PMOS晶体管区域；在所述NMOS晶体管区域和PMOS晶体管区域的半导体衬底10表面形成若干栅介质层11，在所述栅介质层11表面形成栅电极12，在所述栅电极12表面形成硬掩膜层15。接着，在紧邻所述栅介质层11和栅电极12两侧形成第一侧墙13；以第一侧墙13作为掩模，在NMOS晶体管区域和PMOS晶体管区域形成LDD（Lightly Doped Drain轻掺杂漏极）离子注入区；在第一侧墙13两侧形成第二侧墙14，所述第二侧墙14和硬掩膜层15的材料主要为氮化硅。

请参考图2，然后利用光刻胶保护NMOS晶体管区域（未图示），以所述硬掩膜层15和第二侧墙14为掩膜，干法刻蚀PMOS晶体管区域第二侧墙14两侧的半导体衬底10，形成开口16。

请参考图3，继续利用光刻胶保护NMOS晶体管区域（未图示），以所述硬掩膜层15和第二侧墙14为掩膜，湿法刻蚀图2所示的开口16，使所述开口16的侧壁向第二侧墙14下方的半导体衬底10内延伸，变成西格玛（sigma，Σ）形的开口16a。

请参考图4，于图3所示的开口16a内形成应力衬垫层17，所述应力衬垫层17为硅锗层；形成应力衬垫层17的方法为外延生长，并同时进行原位B掺杂，以减少应力衬垫层的电阻。

需要说明的是，在形成应力衬垫层17后，以所述硬掩膜层15和第二侧墙14为掩膜，对半导体衬底10内进行离子注入，形成源/漏区（未示出），并去除硬掩膜层15。

这种方式中，是在LDD离子注入之后形成应力衬垫层，被称为“后应力衬垫层工艺”，这种方式中由于应力衬垫层是在NMOS晶体管区域和PMOS晶体管区域的LDD离子注入的工艺之后形成的，而形成应力衬垫层必须要进行掺杂工艺，以能减小应力衬垫层的电阻，从而保持晶体管的正常工作。若采用形成好应力衬垫层后对其进行离子注入来掺杂，不容易实现均匀的掺杂，并且容易对源漏区形成干扰。相对而言，在通过外延形成应力衬垫层的同时，进行原位掺杂能够保证掺杂区只形成在应力衬垫层中，并且杂质浓度分布均匀。可是，NMOS晶体管区域和PMOS晶体管区域的LDD离子注入区均已经形成，而进行原位掺杂的过程需要在600℃~700℃的高温下持续进行1小时以上，这样长时间的高温环境会减弱NMOS晶体管中LDD离子注入的效果。