[发明专利]一种沟槽肖特基势垒二极管及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其是涉及一种沟槽肖特基势垒二极管及其制造方法。

背景技术

整流器件作为交流到直流的转换器件，要求单向导通特性，即正向导通时开启电压低，导通电阻小，而反向偏置时阻断电压高，反向漏电小。肖特基势垒二极管作为整流器件已经在电源应用领域使用了数十年，由于具有正向开启电压低和开关速度快的优点，这使其非常适合应用于开关电源以及高频场合。

肖特基势垒二极管是利用金属与半导体接触形成的金属－半导体结原理制作的。传统的平面型肖特基势垒二极管器件通常由低掺杂浓度的N－外延层与顶面沉积的金属层形成肖特基势垒接触而构成。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。然而，传统的平面型肖特基势垒二极管总体来说反向漏电大，反向阻断电压低。针对上述问题，沟槽肖特基势垒二极管被发明出来，其具有低正向导通开启电压的同时，克服了上述平面型肖特基二极管的缺点。

沟槽肖特基势垒二极管的显著特点是在N-外延层中存在若干延伸入N-外延层中的沟槽，覆盖在沟槽表面的氧化层，以及填充其中的导电材料。美国专利 US 5365102 披露了一种沟槽肖特基势垒二极管及制造方法，其中一实施例的器件结构如图1所示。从该图中可以看出，制作器件的硅片由高掺杂的半导体衬底4和较低掺杂的外延层3构成，一系列沟槽6制备于外延层3中，沟槽6之间为N型单晶硅凸台7，沟槽6侧壁生长有隔离层9，阳极金属层1覆盖在整个结构的上表面，并与凸台7的顶面接触形成肖特基势垒接触；在半导体衬底4底面沉积有阴极金属层5。由于沟槽6、隔离层9、以及沟槽6内的阳极金属导电材料组成的复合结构的存在，使器件反向偏置时电场分布发生变化，沟槽底部区域电场强度出现峰值，凸台7内自由载流子完全耗尽，到达肖特基势垒的电场强度降低，从而增强了器件的电压反向阻断能力，减小了反向漏电。其不足之处在于：一. 反向偏置时沟槽底部电场由外延层中的耗尽层和氧化层共同承担，由于台阶覆盖能力限制，沟槽底部氧化层生长往往出现厚度较薄，厚度不均匀的现象；导致器件性能下降，可靠性降低。同时，为了实现台面内完全耗尽，氧化层厚度也受到一定限制；二. 台面顶角直接与金属层接触，存在尖端放电效应，容易引起反向漏电变大，反向阻断能力下降；三. 在制造过程中，台面顶部侧面的局部二氧化硅层容易损伤，进而影响台面顶角处外延层的材料性质，例如晶格结构损伤和杂质沾污，导致台面顶角附近区域肖特基势垒接触质量下降甚至无法形成肖特基势垒，从而造成器件反向漏电变大，反向阻断能力下降，器件可靠性降低至器件完全失效；四. 沟槽内填充的金属与上金属层相同，当沟槽宽度较窄时，由于金属层材料的缝隙填充能力不好，有可能留下空洞，影响器件的可靠性。

为此，解决上述问题，并进一步优化沟槽肖特基势垒二极管性能，提高器件可靠性，简化器件制造方法以降低成本具有重要意义。

发明内容

本发明是为了解决现有技术的沟槽肖特基势垒二极管性能与可靠性低，反向漏电大，反向阻断能力差的问题，提供了一种反向漏电低，电压反向阻断能力佳，可靠性好的沟槽肖特基势垒二极管。

本发明还提供了一种沟槽肖特基势垒二极管的制造方法，该制造方法步骤少，制造成本低，能有效抑制沟槽底部氧化层厚度薄或者不均匀导致的器件性能和可靠性退化，同时有效隔绝因隔离层局部损伤而被工艺过程损伤和杂质沾污的区域，保证凸台顶角附近区域肖特基势垒接触质量。   

为了实现上述目的，本发明采用以下技术方案：