[发明专利]相位混合器以及具有相位混合器的延迟锁定环

说明书

相关申请的交叉引用

本申请要求2011年10月20日提交的申请号为10-2011-0107599的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种相位混合器和延迟锁定环。

背景技术

相位混合器是一种将具有不同相位的两个信号混合并产生具有处于两个信号的相位之间的中间相位的混合信号的电路。相位混合器产生的混合信号的相位根据两个信号的混合比而改变。例如，如果第一信号和第二信号按M:N的比混合，则随着M/N增大，混合信号的相位接近第一信号的相位，而随着M/N减小，混合信号的相位接近第二信号的相位。由于相位混合器可将混合信号的相位精细地控制在两个信号的相位之间，因此，相位混合器用于延迟锁定环（DLL）等中。

图1是现有的相位混合器的配置图。

参见图1，相位混合器包括第一驱动器110、第二驱动器120以及缓冲器130。

在下文中，将参见图1来描述相位混合器的操作。

第一驱动器110用响应于码CD<0:3>确定的驱动力将第一时钟FCLK驱动到混合节点MN。对于这个操作，第一驱动器110包括多个反相器111至114，所述反相器111至114由码CD<0:3>的各个比特CD<0>至CD<3>来激活或去激活。

第二驱动器120用响应于反相码CDB<0:3>确定的驱动力将第二时钟SCLK驱动到混合节点MN，反相码CDB<0:3>是通过将码CD<0:3>反相而获得的。根据一个实例，第二驱动器120包括多个反相器121至124，所述多个反相器121至124由反相码CDB<0:3>的各个比特CDB<0>至CDB<3>来激活或去激活。出于说明目的，码CD<0:3>的各个比特CD<0>至CD<3>和反相码CDB<0:3>的各个比特CDB<0>至CDB<3>是反相的关系。

缓冲器130缓冲混合节点MN的信号，并将缓冲的信号输出到输出节点OUT。对于这个操作，缓冲器130可以是反相器，所述反相器在混合节点MN的电压电平比参考电平（逻辑阈值，即，用于区分高电平和低电平的参考电压）低时将高电平输出到输出节点OUT，而在混合节点MN的电压电平比参考电平高时将低电平输出到输出节点OUT。

随着在码CD<0:3>的各个比特之中具有高值“1”的比特数目增加，第一驱动器110越来越强地将第一时钟FCLK输出驱动到混合节点MN，且随着在反相码CDB<0:3>的各个比特中具有高值“1”的比特数目增加，第二驱动器120越来越强地将第二时钟SCLK输出驱动到混合节点MN。例如，如果码CD<0:3>的值是“0001”（反相码CDB<0:3>的值是“1110”），则用于将第一时钟FCLK驱动到混合节点MN的驱动力和用于将第二时钟SCLK驱动到混合节点MN的驱动力之间的比变成1:3。如果码CD<0:3>的值是“0111”（反相码CDB<0:3>的值是“1000”），则用于将第一时钟FCLK驱动到混合节点MN的驱动力和用于将第二时钟SCLK驱动到混合节点MN的驱动力之间的比变成3:1。如果码CD<0:3>的值是“1111”（反相码CDB<0:3>的值是“0000”），则例如仅将第一时钟FCLK驱动到混合节点MN，而如果码CD<0:3>的值是“0000”（反相码CDB<0:3>的值是“1111”），则例如仅将第二时钟SCLK驱动到混合节点MN。输出到输出节点OUT的信号（在下文中，称作为输出信号OUT）的相位根据用于将第一时钟FCLK和第二时钟SCLK驱动到混合节点MN的驱动力而改变。

相位混合器可以用作用于精细地控制延迟锁定环（DLL）中的时钟的相位的精细延迟线。关于将相位混合器用作延迟锁定环的精细延迟线的细节，在韩国专利申请No.10-2009-0133426（题为“延迟锁定环电路”）中公开了这些细节，其全部内容通过引用合并于此。