[发明专利]图像传感器及其制备方法有效

专利信息
申请号: 201210378266.0 申请日: 2012-09-29
公开(公告)号: CN102881703A 公开(公告)日: 2013-01-16
发明(设计)人: 苗田乐;方娜;田犁;汪辉;陈杰 申请(专利权)人: 上海中科高等研究院
主分类号: H01L27/146 分类号: H01L27/146
代理公司: 上海一平知识产权代理有限公司 31266 代理人: 成春荣;竺云
地址: 201210 *** 国省代码: 上海;31
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摘要:
搜索关键词: 图像传感器 及其 制备 方法
【说明书】:

技术领域

发明涉及半导体技术领域,特别涉及图像传感器。

背景技术

图像传感器是一种广泛应用于数码成像、航空航天以及医疗影像领域的电子元器件。电荷耦合器件(Charge Coupled Device,CCD)图像传感器和互补金属氧化物半导体(C1mplementary Metal Oxide Semiconductor,CMOS)图像传感器是常见的两种图像传感器。

CCD具有低的读出噪音和暗电流噪音,同时具有高光子转换效率,所以既具有高信噪比,又具有高灵敏度,很低光照强度的入射光也能被侦测到,其信号不会被掩盖。另外,CCD还具有高动态范围,提高系统环境的使用范围,不因亮度差异大而造成信号反差现象。但其功耗比较大,供给电压不一致,与传统的CMOS工艺不匹配,集成度不高,所以成本偏高。

与CCD相比,CMOS图像传感器对光线的灵敏度、信噪比都相对较差,导致它在成像质量上难以与CCD抗衡,所以以前主要用于成像质量要求不是很高的中低端市场。但是,随着新的CMOS技术不断改进,CMOS图像传感器在成像质量方面也越来越具有与CCD相抗衡的实力,而且它固有的诸如像元内放大、列并行结构,以及深亚微米CMOS处理等独特的优点更是CCD器件所无法比拟的。而且与CCD技术相比,CMOS技术集成度高、采用单电源和低电压供电、成本低和技术门槛低。低成本、单芯片、功耗低和设计简单等优点。从目前的发展趋势来看,CMOS图像传感器正逐步取代CCD。

图1为现有4T型CMOS图像传感器的电路结构示意图。4T型CMOS图像传感器的像素单元主要包括两部分:感光区域II和像素读出电路I,其中,感光区域II即为一光电二极管PD,像素读出电路I则包括转移晶体管TX、复位晶体管RST、源跟随晶体管APS和行选晶体管RS。目前传统的光电二极管PD大多采用PN结感光二极管结构,图2和图4为现有的两种PN结感光二极管结构CMOS图像传感器示意图。

如果采用图2所示的PN结感光二极管来制作CMOS图像传感器,当在转移晶体管的栅极TX上加工作电压、转移晶体管导通时,在转移晶体管栅极TX的栅压作用下,半导体衬底位于栅极TX下方的部分形成一P型反型层,但受PN结感光二极管N-well区域靠近转移晶体管栅极TX一侧的载流子运动影响,表现在能带图上,位于转移晶体管栅极TX下方的部分P+掺杂区(即:在PN结感光二极管中P+掺杂区在水平方向上超出N-well区域的那一部分)位置会形成一个势垒(barrier),其电势分布图如图3所示,使得PN结感光二极管PD中产生的光生电荷必须先跃过该势垒Barrier,才能在栅极TX的控制下转移至浮动扩散区FD并读出。

如果采用图4所示的PN结感光二极管来制作CMOS图像传感器,同样的,当在转移晶体管的栅极TX上加工作电压、转移晶体管导通时,在转移晶体管栅极TX的栅压作用下,半导体衬底位于栅极TX下方的部分形成一N型反型层,但受PN结感光二极管的P+掺杂区靠近转移晶体管TX栅极一侧的载流子运动影响,表现在能带图上,位于转移晶体管栅极TX下方的部分N掺杂区(即:在PN结感光二极管中N-well区域在水平方向上多出P+掺杂区的那一部分)位置会形成一个电势下陷(pocket),其电势分布图如图5所示,由于该下陷的存在,在像素读出过程中,PN结感光二极管PD中产生光生电荷转移时会有部分电荷被限制在电势下陷pocket区域中,由于无法跃过下陷电势而导致无法在栅极TX的控制下移至浮动扩散区FD进行读出。

因此,在现有技术中,PN结感光二极管中的barrier效应和pocket效应阻碍了光生电荷的传输,图像传感器中光生电荷的读出过程受到较大影响,从而影响了器件灵敏度、动态范围、响应速度、信噪比等参数性能。

发明内容

本发明的目的在于提供一种图像传感器及其制备方法,可以有效地降低甚至消除光电二极管的电势偏差,即:势垒(barrier)或下陷(pocket),提高图像传感器光生电荷的传输效果,进而提高器件性能。

为解决上述技术问题,本发明公开了一基于半导体衬底的图像传感器,其中包括光电二极管和像素读出电路,该像素读出电路包括至少一个金属氧化物半导体场效应晶体管,该光电二极管包括第二半导体类型的第一掺杂区和第一半导体类型的第二掺杂区,第一掺杂区和第二掺杂区以半导体衬底表面为界面形成PN结,第一掺杂区位于衬底内,第二掺杂区位于衬底表面上方;

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