[发明专利]电源箝制静电放电防护电路

说明书

技术领域

本发明涉及一种静电放电（Electro-Static Discharge，ESD）防护电路，特别是一种电源箝制型的静电放电防护电路（Power-rail ESD Clamp Circuit）。

背景技术

随着IC产业的日渐蓬勃，CMOS加工技术已逐渐微小化至奈米等级，伴随而来的是晶体管的栅极氧化层（gate oxide）也因此逐渐微缩化，并薄型化至数个奈米而已。由于栅极氧化层的厚度变薄，将同时引发较大的栅极漏电流，这俨然成为近代CMOS加工技术中最常遇见的挑战。图1为尺寸为1μm/1μm的N型金氧半场效晶体管与P型金氧半场效晶体管分别在偏压为1伏特、环境温度为T=25°C下的栅极漏电流模拟结果数据图。由图1所示的结果可以显示，随着CMOS加工尺寸的微缩（例如：由90奈米降至65奈米、甚至45奈米），将使得栅极漏电流大幅地攀升，引发严重的漏电流问题。

由于栅极所产生的漏电流，是在现有的电源箝制静电防护电路形成一相当严重的问题，电阻-电容式的静电放电侦测电路（RC ESD-transient detection）中所使用到的大电容自然成为漏电流成分中的一大来源，这也是常见使用RC电源箝制的静电防护电路，其应用受到限制的一大原因。

除此之外，加工面积的缩减也是在加工中必须考量到的因素之一，其原因在于元件的制作面积过大，常增加无谓的加工成本增加。换言之，由于电阻-电容式的静电放电侦测电路中使用有较大的电子零组件（例如：电容），将同时增加此种电路的加工成本。因此，除了栅极漏电流的问题以外，传统的电源箝制静电防护电路更具有面积过大且成本过高的问题。

图2为现有技术采用硅控整流器（silicon controlled rectifier，SCR）作为主要箝制静电防护电路的结构示意图。其中，在主要箝制静电防护电路的选择上，硅控整流器相较于金氧半场效晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）通常为一较佳的选项。由晶体管MCAP与电阻R所形成的电阻电容式延迟（RC delay）是用以侦测ESD偏压下元件的快速暂态反应。当ESD偏压加至节点VDD上时，将使得原来为0伏特的内接点VRD开始随着RC时间常数（RC time constant）而上升。同时，在电阻R上形成的压降将开启晶体管Mp，并触发硅控整流器以将ESD电流形成放电状态。然而，值得注意的是，在正常的操作下，晶体管MCAP所产生的栅极漏电流将在电阻R上形成一定的压降，此段压降亦将同时逐渐地开启晶体管Mp，并在电路中形成另一条电流路径，进而引发更大的漏电流问题。

图3为另一用以减少因大电容引发漏电流问题的现有技术的结构示意图。由图3可见，此种技术利用多个开关元件（switch）以驱动电容底部的电压至VDD或VSS。在正常操作的情况下，电容底部的电压值为VDD，因此在电阻电容式延迟（RC delay）上不会产生任何压降，于此，可以达到减少电容漏电流的目的。然而，当元件操作在ESD偏压下时，此时电容底部的电压值被限制在VSS，这时的电路即形成类似于前述现有的电源箝制静电防护电路，而具有相同的问题了。

再者，图4为又一用以减少因大电容引发漏电流问题的现有技术的结构示意图。由图4可见，此种技术主要是利用多个顺向导通连结的二极管（forward-connected diodes）与电阻来取代常见的电阻-电容式静电放电侦测电路。如图4所示，在ESD偏压由VSS往上增加至VDD时，VDD节点上的电压值将会持续增加至二极管开始导通为止。而在那之前，VA节点上的电压值始终维持在零。当二极管开始导通的时候，电阻R上将产生一压降，此压降将同时开启晶体管Mn，以触发硅控整流器。由于多个二极管所形成的二极管串列（diode string），其临界电压值设计为略高于供应电压，因此在正常操作下，VA节点上的电压值可维持在零，且晶体管Mn为关闭状态。在此情况下，此种电路可用以避免晶体管Mn的漏极-栅极漏电流。不过，由于硅控整流器系同时连接于晶体管Mn的源极，使得元件的触发电流会因为其元件基板电阻（substrate resistance）上的压降而减少，而使得此种电路无法同时兼顾触发电流与漏电流的最佳化。

因此，鉴于以上，如何提供一种既可达到降低元件制作面积，且能有效解决晶体管漏电流问题的电源箝制静电防护电路，为熟习此项技术领域者亟需解决的问题之一。

发明内容