[发明专利]基于SOI的TSV立体集成互连结构

说明书

技术领域

本发明涉及微电子技术领域。

背景技术

通常TSV立体集成互连结构均在单晶硅晶圆上实现，多采用KOH各向异性腐蚀形成的“倒梯”型结构或基于ICP干法刻蚀的“I”字型结构（参见图1）。采用上述互连结构存在的主要缺点有：

（1）上述互联结构均在单晶硅晶圆上实现，刻蚀材料均为硅，无法满足SOI结构Si/SiO2/Si材质刻蚀。

（2）在KOH各向异性腐蚀中由于（111）晶面和（100）晶面固有夹角的存在，所以TSV通孔开口会随着腐蚀深度变大而增大，使该类“倒梯”型结构TSV通孔占用面积过大，经济型差，而且该工艺使用KOH作为附属液容易引入K+污染，会对CMOS工艺线造成K+污染。

（3）“Via First Approach Optimisation for Through Silicon Via Applications（ECTC2009.59th）”文献中写道：由于SOI结构中存在埋氧介质层，所以在Si与埋氧层界面处易形成电荷积累，在Si/SiO2界面处，离子方向会发生偏转向侧壁内侵蚀，形成“Notching”结构（参见图2）。由于“Notching”结构的存在，若采用上述互连结构，通孔侧壁后续绝缘、阻挡层/种子层制作、通孔金属化将很难进行，而且会造成漏电增加、耐压降低，影响SOI立体集成器件性能和可靠性。

发明内容

现有TSV互连结构无法满足SOI工艺多材质刻蚀、高互连密度，并影响侧壁绝缘特性及器件性能且经济性差的不足，本发明提出一种新型可用于SOI工艺的TSV立体集成互连结构，该结构不仅可以实现基于SOI的工艺器件立体集成，满足辐射加固器件、高压/低漏电器件TSV立体集成的工艺需求，而且降低了“Notching”效应对后续侧壁绝缘工艺的影响，提升击穿电压，增加基于SOI的TSV立体集成器件可靠性，节约芯片面积，降低了开发成本。

本发明解决其技术问题所采用的技术方案是：一种基于SOI的TSV立体集成互连结构，包括阻挡层、侧壁绝缘层和导电填充物，以铜柱为导电填充物，在铜柱外壁依次包覆了阻挡层和侧壁绝缘层，铜柱纵向贯穿了SOI顶层硅、埋氧层和衬底硅，构成TSV通孔，埋氧层上方的TSV通孔直径为W1，埋氧层下方的TSV通孔直径W2，上、下TSV孔同轴，且W1>W2，W1和W2的差值为3μm~6μm。

本发明的有益效果是：本发明提出的基于SOI的TSV立体集成互连结构可以制作出高密度、高深宽比的TSV通孔互连。与传统互连均在单晶硅晶圆上相比，该结构侧壁绝缘层、阻挡层、铜柱纵向贯穿了SOI顶层硅、埋氧层和衬底硅，实现Si/SiO2/Si多材质刻蚀，满足SOI工艺器件立体集成，辐射加固器件、高压/低漏电器件TSV立体集成的工艺需求。

与KOH湿法腐蚀相比，由于不存在各向异性腐蚀中（111）晶面和（100）晶面固有夹角，通孔开口不会随着刻蚀深度增加而变大，所以本发明提出的结构比KOH湿法腐蚀的“倒梯”型结构更加节省芯片面积，在通孔深度（50μm~100μm）相同的情况下，可节省芯片面积94%~97%，更具有经济效益。

由于互连结构呈“T”字型，即埋氧层上方通孔直径W1大于埋氧层下方通孔直径W2，所以在埋氧层窗口水平方向上会留有刻蚀余量W3与W4（参见图3）。在刻蚀埋氧层及其下方通孔时，即使发生横向向内侵蚀的情况，由于横向刻蚀余量的存在，所以顶层硅/埋氧层/硅基底界面处的“Notching”结构也不会向内凹陷过大。由此可将顶层硅/埋氧层/硅基底界面向侧壁内刻蚀的尺寸减小到数微米，有效解决传统SOI TSV互连结构刻蚀产生的“Notching”结构对后续侧壁绝缘、阻挡层/种子层工艺的影响，降低了后续的工艺难度，提升击穿电压，增加了基于SOI的TSV立体集成器件可靠性。

附图说明

图1是基于单晶硅晶圆传统的TSV互联结构,

其中，(a)为“I”字型结构，（b）为“倒梯”型结构示意图；

1-单晶硅衬底，2-侧壁SiO₂绝缘层，3-阻挡层Ta/TaN，4-导电填充物Cu；

图2是传统TSV“I”型互连结构在SOI工艺制作中，埋氧层界面形成的“Notching”结构示意图；

其中，1-Si基底，2-顶层硅，3-埋氧层，“Notching”结构；

图3是本发明提出的“T”字型TSV互连结构示意图；