[发明专利]一种CMMB中多码率RS码的并行编码器和编码方法

权利要求书

1.一种适合于CMMB标准采用的3种不同码率RS码的并行编码器，对于3种码率，RS码长均为n=240字节，信息数据长度k分别是176、192、224字节，校验数据长度r分别是64、48、16字节，其特征在于，所述并行编码器基于多输入异或门复用机制，主要包括以下部件：

移位寄存器，由64个8位寄存器R₀,R₁，...,R₆₃级联而成；

8位二输入异或门，位于寄存器之间，共63个；

求和阵列，对被乘数向量b中的8个元素遍历求和；

乘积选择器S_l，同时完成64个有限域GF(2⁸)并行乘法，其输入端数目和工作方式与乘数常数c_k，l密切相关，其中，0≤l≤63，k=176、192或224。

2.如权利要求1所述的并行编码器，其特征在于，所述求和阵列有8个输入端和255个输出端，其内部由255个多输入异或门组成。

3.如权利要求1所述的并行编码器，其特征在于，所述求和阵列对被乘数向量b中的8个元素遍历求和，从b中选取i个不同的元素进行模2加，其中，1≤i≤8，穷举得到2⁸-1=255个不同的求和表达式，用255个多输入异或门实现它们。

4.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器在求和阵列运算结果的基础上，同时完成64个有限域GF(2⁸)并行乘法，乘积选择器S_l与求和阵列的部分输出端相连，其输入端数目与乘数常数c_k，l密切相关，工作方式也受控于c_k，l。

5.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器S_l的输入端数目取决于3个乘数常数c_k，l中的非零个数：

当0≤l≤15时，只有c_176,l非零，S_l有1*8=8个输入端；

当16≤l≤47时，c_176,l和c_192,l非零，S_l有2*8=16个输入端；

当48≤l≤63时，3个c_k，l全部非零，S_l有3*8=24个输入端。

6.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器S_l的输入端与求和阵列的部分输出端相连，根据乘数常数c_k，l从求和阵列的255个输出端中选择8个组成一次有限域GF(2⁸)并行乘法的结果：

当0≤l≤63时，乘积选择器S_l的第1组8位输入端取决于乘数常数c_176,l；

当16≤l≤63时，乘积选择器S_l的第2组8位输入端取决于乘数常数c_192,l；

当48≤l≤63时，乘积选择器S_l的第3组8位输入端取决于乘数常数c_224,l。

7.如权利要求1所述的并行编码器，其特征在于，所述乘积选择器S_l的工作方式受控于乘数常数c_k，l：

对于乘积选择器S₀~S₁₅，当控制端是c_176,l时，它们的输出分别等于各自的输入，而当控制端是c_192,l=c_224,l=0时，它们输出全零；

对于乘积选择器S₁₆~S₄₇，当控制端是c_176,l和c_192,l时，它们分别输出第1组和第2组输入；而当控制端是c_224,l=0时，它们输出全零；

对于乘积选择器S₄₈~S₆₃，当控制端是c_176，l、c_192,l和c_224,l时，它们分别输出第1组、第2组和第3组输入。

8.一种适合于CMMB标准采用的3种不同码率RS码的并行编码方法，对于3种码率，RS码长均为n=240字节，信息数据长度k分别是176、192、224字节，校验数据长度r分别是64、48、16字节，其特征在于，所述编码方法包括以下步骤：

(1)清零移位寄存器R₀,R₁，...,R₆₃，根据RS码率分别为乘积选择器S₀,S₁，...,S₆₃的控制端配置恰当的乘数常数c_k，0,c_k，1,…,c_k，63；

(2)闭合开关Z₁和Z₂，断开开关Z₃，将k字节信息数据依次送入编码器进行编码；

(3)闭合开关Z₃，断开开关Z₁和Z₂，逐个输出移位寄存器的数值，得到r字节检验数据。