[发明专利]晶体管及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。

背景技术

晶体管作为最基本的半导体器件目前正被广泛应用，随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短；然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高晶体管沟道区的应力，以提高载流子迁移，进而提高晶体管的驱动电流，减少晶体管中的漏电流。

现有技术提高晶体管沟道区的应力的方法为，在晶体管形成应力层，用于向PMOS晶体管的沟道区提供压应力、向NMOS晶体管的沟道区提供拉应力，以提高沟道区的电子迁移率，进而提高晶体管的性能。具体地，所述应力层可以是硅锗（SiGe）或碳化硅（SiC）等材料，通过所述应力层基于与硅之间的晶格失配而形成拉应力或压应力。

参考图1，示出了现有技术晶体管形成方法的流程示意图。所述晶体管形成方法大致包括以下步骤：

提供硅衬底10，在硅衬底10上形成栅极结构11，所述栅极结构11包括：位于所述硅衬底10表面的栅介质层，位于所述栅介质层表面的栅电极层20，围绕所述栅介质层和所述栅电极层20的侧墙。

在所述栅极结构11露出的硅衬底10中形成碳化硅层12，所述碳化硅层12与位于所述栅极结构11下方的硅衬底10相接触，所述硅衬底10位于碳化硅层12之间，由于晶格失配，所述碳化硅层12之间的硅衬底10产生拉应力。在所述栅极结构11露出的硅衬底10上依次形成金属硅化物层13和层间介质层14，所述金属硅化物层13用于减小接触电阻，所述层间介质层14用于实现绝缘。

去除所述栅电极层20，图形化所述栅电极层20下方的半导体层10和碳化硅层12，形成第一开口15，所述第一开口15为西格玛（Σ，sigma）形，即所述第一开口15的侧壁与硅衬底10的表面构成西格玛形。

向所述第一开口15中填充硅锗材料，直至硅锗材料的表面与碳化硅层12的表面齐平，形成由硅锗材料构成的应力层16，所述应力层16以及侧墙围成第二开口17，在所述第二开口17中填充多晶硅，以形成栅电极层；所述硅锗材质的应力层16可提供拉应力。

但是现有技术晶体管的形成方法所形成的晶体管中沟道区的电子迁移率仍然较低，无法更好地提高晶体管的性能。

更多具有应力层的晶体管请参考公开号为US 2011256681A1的美国专利文件。但是所述专利也未解决上述技术问题。

发明内容

本发明解决的问题是提供一种能提高晶体管中沟道区的电子迁移率的晶体管及其形成方法。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：在半导体衬底上形成第一应力层；在第一应力层上形成栅极结构，所述栅极结构包括位于所述第一应力层上的第一栅极；去除所述第一栅极以露出所述第一应力层；图形化所述第一应力层，以形成贯穿所述第一应力层的第一开口；向所述第一开口中填充第二应力层材料，直至第二应力层的材料与第一应力层齐平，以形成第二应力层；在所述第二应力层上形成第二栅极。

相应地，本发明还提供一种所述的晶体管的形成方法所形成的晶体管。

与现有技术相比，本发明的技术方案具有以下优点：在形成一体型的第一应力层之后，图形化位于栅极下方的第一应力层，第一应力层的沟道区位置处形成贯穿所述第一应力层的开口，从而使所述第一应力层在沟道区处一分为二，之后对所述开口进行填充形成第二应力层，其中所述第一应力层从一体型结构一分为二时会增强第二应力层的应力，从而提高晶体管沟道区的电子迁移率，进而提高晶体管的性能。

附图说明

图1是现有技术晶体管形成方法的工艺流程图；

图2至图7是本发明晶体管形成方法第一实施例的工艺流程图；

图8至图9是本发明晶体管形成方法第二实施例的工艺流程图；

图10是本发明晶体管形成方法所形成的应力层中硅锗含量第一实施例的示意图；

图11是本发明晶体管形成方法所形成的应力层中硅锗含量第二实施例的示意图；

图12是本发明晶体管形成方法所形成的应力层中硅锗含量第三实施例的示意图；

图13是本发明晶体管形成方法所形成的应力层中硅锗含量第四实施例的示意图。

具体实施方式