[发明专利]一种数字集成电路的测试方法

说明书

技术领域

本发明涉及数字集成电路测试技术领域，特别涉及一种数字集成电路的测试方法。

背景技术

在数字电路测试领域，主要存在单固定型故障，跳变故障和延迟故障等故障类型。目前集成电路芯片设计趋向高集成化和低功耗方向发展，已有的研究方向多单固定型故障和跳变故障，对延迟故障的研究不多，未来，延迟故障在集成电路芯片应用中发生概率变大，针对延迟故障的测试向量精简显得越来越重要，路径延迟故障是延迟故障领域中重要的组成部分，其关心的是在单条路径传输信号的过程中，门和门间连接线造成的延迟积累，对整条路径延迟时间的影响，随着集成电路芯片规模的增大，路径延迟故障会成指数量级增加，因此测试难度较高。

Pomeranz和Reddy针对降低路径延迟故障测试时间提出了基于关键路径的选择方法，对单个门为起点选择一个或多个最多门的路径做测试向量压缩，但没有考虑到路径的可测性，对于规模较大的电路，将产生非常多的冗余测试路径。

发明内容

本发明旨在至少解决上述技术问题之一。

为此，本发明的一个目的在于提出一种测试时间短、测试效率高的数字集成电路的测试方法。

为了实现上述目的，本发明的实施例提出了一种数字集成电路的测试方法，包括以下步骤：A、从被测电路中获取所有测试路径以组成第一测试路径集合；B、从所述第一测试路径集合中选择满足第一条件的所有测试路径并复制到第二测试路径集合中；C、从所述第二测试路径集合中选择扇出个数最多的第一测试路径，并计算影响锥和与所述第一测试路径相关联的测试向量，并从所述第一和第二测试路径集合中删除所述第一测试路径；D、如果所述第一测试路径为多个，则从所述第一测试路径中选择与所述影响锥重合度最小的路径作为标记路径，否则将所述第一测试路径作为标记路径；E、判断所述标记路径是否满足压缩条件；F、如果所述标记路径满足所述压缩条件，则生成所述第一测试路径的测试对，并根据所述测试对对对应的测试向量进行更新；G、如果所述标记路径不满足所述压缩条件，则重复执行步骤C至步骤F直至所述第二测试路径集合为空时，得到更新后的最终测试向量；以及H、根据所述最终测试向量对所述被测电路进行故障模拟以检测故障路径，并在第一测试路径集合和所述第二测试路径集合中删除相应的可被故障模拟检测到的路径。

根据本发明实施例的数字集成电路的测试方法，在不损失故障覆盖率的前提下，故障模拟中没有冗余过程，不需要链表记录故障链，突破了以往路径延迟测试时大数据量对故障模拟造成的瓶颈，大大减少了程序的内存需求，通过建立STP子电路的方法，减少生成电路时间，本发明能够有效精简路径延迟测试向量的个数，降低集成电路芯片的测试时间，提高测试效率。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本发明一个实施例的数字集成电路的测试方法的流程图；

图2a是根据本发明一个实施例的数字集成电路的测试方法的鲁棒性电路压缩过程中门限逻辑冲突示意图；

图2b是根据本发明一个实施例的数字集成电路的测试方法的鲁棒性电路压缩过程中门限逻辑冲突示意图；以及

图3是根据本发明一个实施例的数字集成电路的测试方法的故障模拟示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。