[发明专利]使用选择性外延生长制造的半导体器件

说明书

本申请是于2009年4月1日提交的国际申请号为PCT/US2009/039107、中国国家阶段申请号为200980117538.8、发明名称为“使用选择性外延生长制造横向结型场效应晶体管的方法”的原申请的分案申请。

本文中使用的章节标题仅用于组织目的，不应理解为以任何方式限制本文中描述的主题。

关于联邦政府资助的研究的声明

本发明在按照由美国空军签订的合同FA8650-04-C-5435号执行的美国政府的支持下完成。美国政府可在本发明中享有一定的权利。

技术领域

本申请一般涉及制造半导体器件的方法。

背景技术

诸如MOSFET和JFET等半导体器件一般使用离子注入技术制得。然而，MOSFET存在一些与栅氧化层有关的可靠性和性能问题。与MOSFET不同，离子注入的JFET器件可使用自对准工艺制造，并且可设计为使其不会发生氧化物界面问题。不过，离子注入遗留了可能影响器件性能的残留损伤。另外，在SiC中，p型注入层比外延生长的p型层的电阻更高。注入也可能导致非突变的pn结，可能造成难以精确测定临界器件参数。

因此，仍然需要不涉及离子注入的制造JFET等半导体器件的改进方法。

发明内容

本发明提供了一种方法，所述方法包括：

穿过第一掩模中的一个或多个开口选择性蚀刻第一层半导体材料以形成半导体材料的第一和第二不连续的凸起区域，所述第一和第二不连续的凸起区域的上表面由所述第一掩模覆盖，其中，所述第一层半导体材料位于第二层半导体材料上，所述第二层半导体材料位于第三层半导体材料上，所述第三层半导体材料位于半导体衬底上，其中，所述第一层和第二层半导体材料为第一导电型，所述第三层半导体材料为与所述第一导电型不同的第二导电型，其中，蚀刻使得第二层半导体材料在与所述第一和第二不连续的凸起区域相邻的和这些区域之间的区域露出，并且，所述第一掩模包括在所述第一半导体层上的再生长掩模材料层和所述再生长掩模材料层上的蚀刻掩模材料层，

在所述第二层半导体材料上在所述第一和第二不连续的凸起区域之间的区域中沉积第二掩模；

蚀刻穿过所述第二层半导体材料和所述第三层半导体材料，以使所述衬底在与所述第一和第二掩模相邻的区域露出；

移除所述第二掩模以使所述不连续的凸起区域之间的区域露出；

移除所述蚀刻掩模材料层以使所述不连续的凸起区域的上表面由所述再生长掩模材料覆盖；

在所述第一和第二不连续的凸起区域之间的区域上和与所述第一和第二不连续的凸起区域相邻的衬底上外延生长所述第二导电型的一层或多层半导体材料；

移除所述再生长掩模材料；

在所述第一和第二不连续的凸起区域之上、在所述第一和第二不连续的凸起区域之间的区域之上以及在与所述第一和第二不连续的凸起区域相邻的所述第二导电型的所述一层或多层半导体材料的栅极区上沉积第三掩模；

蚀刻穿过在与所述第三掩模相邻的区域中的所述第二导电型的所述一层或多层半导体材料；和

移除所述第三掩模。

还提供了由上述方法制造的半导体器件。

本发明中还提供了一种方法，所述方法包括：

穿过第一掩模中的一个或多个开口选择性蚀刻再生长掩模材料层，以形成半导体材料的不连续的凸起区域，所述不连续的凸起区域具有上表面和侧壁，其中，所述再生长掩模材料层位于第一层半导体材料上，所述第一层半导体材料位于第二层半导体材料上，所述第二层半导体材料位于第三层半导体材料上，所述第三层半导体材料位于衬底上，其中，所述第二层半导体材料为第一导电型，所述第一层和第三层半导体材料为与所述第一导电型不同的第二导电型，并且，蚀刻包括蚀刻穿过所述再生长掩模材料层和所述第一层半导体材料以使下面的第二层半导体材料在与所述第一掩模相邻的区域露出；

移除所述第一掩模以使所述不连续的凸起区域的上表面由所述再生长掩模材料覆盖；

在所述不连续的凸起区域的侧壁上和与所述不连续的凸起区域相邻的所述第二层半导体材料上外延生长所述第一导电型的一层或多层半导体材料；和

从所述不连续的凸起区域的上表面移除所述再生长掩模材料。

还提供了由上述方法制造的半导体器件。

本文中阐述了本教导的这些和其他特点。

附图说明

本领域的技术人员将理解，以下描述的附图仅是用于说明的目的。这些附图并不意图以任何方式限制本教导的范围。