[发明专利]一种基于FPGA的乱序内存控制器及其实现方法

说明书

技术领域

本发明涉及计算机内存控制器技术领域，具体地，涉及一种基于FPGA的乱序内存控制器及其实现方法。

背景技术

在过去的数十年中，随机存储器（random access memory，简称RAM）一直是计算机系统的基本组成部分，一般用于系统处理中的中间存储。在带宽方面，根据带宽、功能消耗和制造成本等不同的要求，有不同类型的RAM。例如，有两个通用的RAM类型，一个是具有静止存取功能的内存（Static RAM，简称SRAM），一个是动态随机存取存储器（Dynamic Random Access Memory，即Dynamic RAM，简称DRAM）。SRAM由1970年推出，通常用于快速片上的内存，可以低延迟访问，所以SRAM经常被使用的内存结构中较高层次中的高速缓冲存储器和便签存储器中用以提高性能。DRAM是IBM的Robert Dennard在1968年发明的，价格要远远低于SRAM，DRAM在制造中优化过程工艺技术，使其能够达到很高的密度和速度。

在近十年内，DRAM的设计一直在不断地改进，一个时钟周期添加到之前的异步DRAM接口减少在突发传输中的内存控制的同步的开销，这种类型的内存被称为同步DRAM，也就是同步动态随机存储器（Synchronous Dynamic Random Access Memory，简称SDRAM）。在2001年，一种新一代的SDRAM面世，带宽有了显著的提高，这些内存同时在时钟上升沿和下降沿时传输数据，所以被称为双倍速率同步动态随机存储器（Double Data Rate SDRAM，简称DDR SDRAM）的缩写，第二代和第三代分别被称为四倍资料率同步动态随机存取内存（Double Data Rate 2，简称DDR2）和八倍资料率同步动态随机存取内存（DDR3 SDRAM，简称DDR3，是DDR2 SDRAM的后继者）虽然设计非常类似，但是分别扩展到更高的时钟周期和带宽。

对SDRAM内存控制器接口的实现，是通过SDRAM协议来实现的，这个协议包括6个命令，分别是无操作命令（No operation）、激活操作命令（Activate）、写操作命令（Write）、读操作命令（Read）、预读取操作命令（Precharge）和刷新操作命令（Refresh）。

其中，No operation命令：是表示没有操作命令，防止不需要的命令在空闲或者等待时注册。

Active命令：是打开内存队列中的一行和保存这个行到行缓存中。一旦行请求被打开，读和写命令可以在行缓存发出请求访问列，这些突发长度都是4个或8个字。当内存初始化的时候DDR2内存的突发长度就开始运作，DDR3则允许在每次访问的时候突发长度发生改变。一个突发长度为4则仅支持DDR3设备上的突发突变机制，比如一个突发突变的请求在同一时间作为一个8个字的突发，但是只能在一半的时间内传输数据。

Read命令：通常用来初始一个突发的读访问一个有效的行。读命令可以发出一个自动预充电表示，在传输完成后自动预充电。

Write命令：通常用来初始一个突发的写访问一个有效的行。写命令可以发出一个自动预充电表示，在传输完成后自动预充电。

Precharge命令：正好与Activate命令相反，它复制了在内存队列中行缓存的内容回到它所在的地方。

Refresh命令：为了防止由于泄漏的数据丢失，必须经常给电容器充电。多刷新命令时要刷新整个存储阵列，每个命令只刷新电容器的一小部分。所有的bank都必须预充电在刷新命令发出之前。

内存控制器是计算机系统内部控制内存并且通过内存控制器使内存与CPU之间交换数据的重要组成部分。内存控制器决定了计算机系统所能使用的最大内存容量、内存BANK数、内存类型和速度、内存颗粒数据深度和数据宽度等等重要参数，也就是说决定了计算机系统的内存性能，从而也对计算机系统的整体性能产生较大影响。

随着计算机技术发展，内存控制器分为传统型和整合型两种。传统的计算机系统CPU要和内存进行数据交换，需要经过多级传输，数据延迟比较大而影响计算机系统的整体性能；整合型内存控制器直接与CPU进行数据传输，提高计算机系统的整体性能，整合型内存控制器是今后的发展方向，而且其技术也越来越完善，内存控制器的工作方式和实现将决定计算机系统的整体性能。