[发明专利]一种晶体管阈值电压的测试电路

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种晶体管阈值电压的测试电路。

背景技术

对超大规模集成电路制造产业而言，随着MOSFET(金属氧化物半导体场效应晶体管)装置尺寸的不断减小，半导体制作工艺已经进入深亚微米时代，且向超深亚微米发展，此时，半导体器件可靠性越来越直接影响着制作的IC芯片的性能和使用寿命。但是，由于MOS器件尺寸等比例缩小时，器件工作电压并没有相应等比例减少，所以，相应的器件内部的电场强度随器件尺寸的减小反而增强。因此，在小尺寸器件中，电路的横向尺寸越来越小，导致沟道长度减小，即使是较小的源漏电压也会在漏端附近形成很高的电场强度，由于该横向电场作用，在漏端的强场区，沟道电子获很大的漂移速度和能量，成为热载流子。在深亚微米工艺中，随着MOS器件尺寸的日益缩小，MOS器件的热载流子注入(HCI)效应越来越严重，其引起的器件性能的退化是影响MOS器件可靠性的重要因素之一，例如会引起所述器件漏极电流（Idsat）发生漂移。因此，HCI测试已成为MOS器件可靠性测试的主要测试项目之一，对于多晶硅/SiON以及高K材料/金属栅栅堆都具有重要影响。

为了能够考量HCI的影响，迫切需要提供一种能够检测阈值电压（Vth）和饱和漏极电流（Idsat）发生漂移两种因素的测试结构，所述测试结构不仅能够对两者进行表征而且还要能够对这两种影响对电路所带来的影响进行分析，目前现有技术中设备级偏执栅极电压的检测装置如图1所示，在源漏以及衬底接地，然后在栅极上施加栅极电压、所述漏极上施加漏极电压后即发生偏执，所述阈值电压（Vth）的提取电路如图2所示，所示电路包括8个MOSFET，M1-M8，其中的NMOS和PMOS上一端接地，并施加所述芯片的工作电压，由晶体管M1、M2以及M5、M6组成一对的镜像电流电路首尾连接形成闭合电流反馈回路，由此获得M1的V_Out，所述V_Out等于晶体管M1的阈值电压（Vth），但是在所述电路中电流被迫跟踪和匹配对方，而且所述测试电路并不能应用于测量阈值电压（Vth）和饱和漏极电流（Idsat）发生漂移的程度，因此，为了更好地对HCI效应进行评价和测试，则必须解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种阈值电压的测试电路，所述测试电路包括阈值电压应力电路，所述阈值电压应力电路包括含有待测晶体管的镜像电流电路，所述镜像电流电路一端连接电源，另一端接地，所述测试电路还包括一开关电路，

所述开关电路包括第一晶体管和第二晶体管，所述第一晶体管设置于电源和所述待测晶体管之间，所述第一晶体管的栅极与第一测量控制信号相连；所述第二晶体管设置于所述电源和所述镜像电流电路之间，所述第二晶体管栅极与第二测量控制信号相连；

所述开关电路控制所述阈值电压应力电路分别处于应力状态和测量状态，通过所述两种状态来测量所述待测晶体管的阈值电压。

作为优选，所述第一晶体管的源极与电源相连，所述第一晶体管的漏极与所述待测晶体管的源极相连。

作为优选，所述第一测量控制信号控制所述第一晶体管打开，第二测量控制信号控制第二晶体管关闭时，所述应力电路处于断路，待测晶体管通过第一晶体管处于应力状态。

作为优选，所述第二测量控制信号控制第二晶体管打开，所述第一测量控制信号控制所述第一晶体管关闭时，所述应力电路处于通路，待测晶体管处于测量状态。

作为优选，所述测试电路还包括一与所述阈值电压应力电路并联连接的参照电路，通过所述应力和测量两种状态来测量所述待测晶体管与所述参照电路中与待测晶体管对应的晶体管的阈值电压差。

作为优选，所述参照电路为与所述应力电路相同的镜像电流电路，所述参照电路中与待测晶体管对应的晶体管上不施加热载流子应力。

作为优选，所述参照电路的一端与所述第二晶体管相连，另一端与所述待测晶体管相连后接地。

作为优选，所述测试电路进一步包括一减法器电路，所述减法器电路与所述阈值电压应力电路和所述参照电路电连接。

作为优选，所述第一测量控制信号控制所述第一晶体管打开，第二测量控制信号控制第二晶体管关闭时，所述应力电路、参照电路处于断路，待测晶体管通过第一晶体管处于应力状态.