[发明专利]将内插分频器用作数控振荡器的PLL

说明书

技术领域

本发明涉及时钟信号生成处理，尤其涉及的是使用具有内插分频器的锁相环来产生时钟信号。

背景技术

高速的高端口密度联网应用需要多个抖动衰减锁相环(PLL)。此类设备的市场包括10吉比特、50吉比特以及100吉比特的电信/数据通信基础架构。然而，如果将多个PLL置于单个集成电路，那么有可能导致使用大量硅面积，在PLL使用LC压控振荡器的情况下尤为如此。此外，频率接近的LC振荡器可能会存在串扰问题。

发明内容

相应地，在这里描述的一个或多个实施方式中解决了基于LC振荡器的PLL的至少一些缺陷。

一个实施方式包括：一种内插分频器，其被配置成接收第一输入信号并且提供依照分频比分频的输出信号。一个相位检测器与对应于内插分频器的输出信号的反馈信号相耦合，并且所述相位检测器与第二输入信号相耦合。该相位检测器提供了一个对应于第二输入信号与反馈信号之间的差值的相位误差。环路滤波器接收所述相位误差，并且提供一个在产生分频比的过程中使用的经过滤波的相位误差。

在另一个实施方式中，所提供的是一个PLL，其中所述PLL包括与反馈信号以及输入信号相耦合的相位检测器，该相位检测器被配置成提供一个对应于输入信号与反馈信号之间的差值的相位检测器输出信号。一个环路滤波器被耦合成接收相位检测器输出信号，并且提供环路滤波器输出信号。一个数控内插分频器与环路滤波器输出信号以及基准时钟信号相耦合，其对分频比信号做出响应，以便提供分频的基准时钟信号作为内插分频器输出信号，所述分频比是用环路滤波器输出信号确定的。一个反馈分频器被耦合成拆分内插分频器输出信号，并且提供反馈信号。

在另一个实施方式中，所提供的是一种方法，包括：在内插分频器上接收基准时钟信号，在内插分频器中产生内插分频器输出信号，其中该信号是依照提供给内插分频器的分频比确定的分频基准时钟信号。该方法还包括：确定来自内插分频器的反馈信号与输入时钟信号之间的相位差，以及使用该相位差来调整内插分频器使用的分频比。

附图说明

通过参考附图，本领域技术人员可以更好地理解本发明，并且可以清楚了解本发明的众多目标、特征和优点。

图1示出的是包含内插分频器的PLL。

图2示出的是例示内插分频器的附加细节。

图3示出的是根据相位误差来调节分频比的实施例。

图4示出的是根据一个实施例的多通道PLL。

在不同的图中使用了相同的参考符号来注释相似或相同的项目。

具体实施方式

图1示出的是一个由PLL 100引入内插分频器101作为数控振荡器(DCO)的实施例。内插分频器101包括分频器和相位插值器103以及控制部件105，并且在这里将会对它们进行更详细的描述。内插分频器101依照分频比106来对输入信号104进行分频，并且提供一个输出信号107。内插分频器的输出107被提供给PLL 100的反馈分频器109。该反馈分频器供给的是相位检测器111。应该指出的是，虽然在图1中显示了反馈分频器，但所述反馈分频器在其他实施例中是可以省略的，在这种情况下，内插分频器的输出直接耦合到相位检测器。相位检测器还接收输入信号CLLIN，并且所述PLL被设计成了锁定于该输入信号。相位检测器向环路滤波器115提供一个反映了CLKIN信号与反馈信号之间的差值的相位误差信号，其中在一个实施例中，所述环路滤波器是一个全数字环路滤波器。环路滤波器通常被配置成低通滤波器。经过滤波的相位误差信号则用于产生供内插分频器的控制部件105使用的分频比。

内插分频器接收来自基准锁相环路117的输入信号104。所述基准PLL 117可以从一个晶体振荡器119接收其输入信号。在其他实施例中，该基准PLL可以改为MEMS振荡器或其他频率源。

参考图2，该图示出的是一个可用于内插分频器101的例示内插分频器。该分频器包括一个提供了多模分频能力的分数N分频器202，其中所述分频器将会接收输入时钟104。在一个实施例中，一阶增量累加调制器225接收包含了整数部分(INT)和分布部分(M/N)的分频比，其中M和N是整数并且M＜N。应该指出的是，该分频比可以是与引入所述分数的整数部分一起接收的，即M＞N。