[发明专利]欠压锁存电路

说明书

技术领域

本发明涉及一种欠压锁存电路。

背景技术

在PC及便携式电子设备中，一般都具有中央处理芯片、存储装置及外围电路，外接电源突然断电或电池电压降低，都会影响到正在处理的工作或数据，因此在电压出现欠压的时候需要对电压进行锁存。现有的欠压锁存电路结构复杂，自身功耗较大，不利于在便携式电子产品的应用。

发明内容

本发明的发明目的在于：针对上述存在的问题，提供一种欠压锁存电路。

本发明采用的技术方案是这样的：一种欠压锁存电路，所述电路包括欠压锁存电压信号输出端，还包括三只PNP晶体管、三只NPN晶体管、肖特基势垒二极管以及由电容和电阻并联构成的RC电路。

所述肖特基势垒二极管的阳极接地，阴极连接至第一PMOS晶体管的栅极、第二PMOS晶体管的栅极、第一NMOS晶体管的栅极和第二NMOS晶体管的栅极，该阴极还通过RC电路连接至电压源；欠压锁存电压信号输出端连接至第二PMOS晶体管的漏极、第一NMOS晶体管的漏极、第三POS晶体管的栅极和第三NMOS晶体管的栅极；所述第一PMOS晶体管的源极连接至电压源，漏极连接至第二PMOS晶体管的源极和第三PMOS晶体管的源极；所述第二NMOS晶体管的源极接地，漏极连接至第一NMOS晶体管的源极和第三NMOS晶体管的源极；所述第三PMOS晶体管的漏极接地；所述第三NMOS晶体管的漏极连接至电压源。

在本发明上述电路中，所述第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管为参数完全相同的PMOS晶体管。

在本发明上述电路中，所述第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管为参数完全相同的NMOS晶体管。

综上所述，由于采用了上述技术方案，本发明的有益效果是：电路结构简单，节省成本，自身功耗低。

附图说明

图1是本发明欠压锁存电路的电路原理图。

具体实施方式

下面结合附图，对本发明作详细的说明。

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图1所示，是本发明欠压锁存电路的电路原理图。

本发明的一种欠压锁存电路，该电路包括欠压锁存电压信号输出端Vout，还包括三只PNP晶体管P1～P3、三只NPN晶体管N1～N3、肖特基势垒二极管Z1以及由电容C1和电阻R1并联构成的RC电路。

下面结合附图1对本发明上述的各电子元器件间的连接关系做详细说明：所述肖特基势垒二极管Z1的阳极接地GND，阴极连接至第一PMOS晶体管P1的栅极、第二PMOS晶体管P2的栅极、第一NMOS晶体管N1的栅极和第二NMOS晶体管N2的栅极，该阴极还通过RC电路连接至电压源VDD；欠压锁存电压信号输出端Vout连接至第二PMOS晶体管P2的漏极、第一NMOS晶体管N1的漏极、第三POS晶体管P3的栅极和第三NMOS晶体管N3的栅极；所述第一PMOS晶体管P1的源极连接至电压源VDD，漏极连接至第二PMOS晶体管P2的源极和第三PMOS晶体管P3的源极；所述第二NMOS晶体管N2的源极接地GND，漏极连接至第一NMOS晶体管N1的源极和第三NMOS晶体管N3的源极；所述第三PMOS晶体管P3的漏极接地GND；所述第三NMOS晶体管N3的漏极连接至电压源VDD。

在本发明上述电路中，所述第一PMOS晶体管P1、第二PMOS晶体管P2和第三PMOS晶体管P3为参数完全相同的PMOS晶体管。

在本发明上述电路中，所述第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3为参数完全相同的NMOS晶体管。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。