[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置及其制造技术，特别涉及具有使用了SOI(Semiconductor-On-Insulator)衬底的场效应晶体管结构的半导体装置及其制造技术。

背景技术

近年来，要求以家电产品、车载电子设备以及照明器具为首的电气电子设备的低功耗化和电力利用的高效率化，为了实现低功耗化和高效率化，例如，推进了LED照明器具或太阳光发电的技术开发，此外，推进了根据电气电子设备的工作状态仅在必要时向该电气电子设备中的特定的工作块供给电力的电源管理（power management）的技术开发。为了实现低功耗化，对功率电子设备的功耗进行抑制是最有效的。在构成功率电子设备的电路中，也要求消耗大量功率的功率MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）等功率器件的高效率化和小型化。根据这样的观点，近年来，将功率器件和其控制电路、驱动电路等外围电路单芯片化（在同一衬底上将功率器件和外围电路集成化）的技术的开发不断发展。使用了SOI（Semiconductor-On-Insulator）衬底的SOI器件结构是能够将功能不同的多个电路元件彼此几乎完全电隔离的结构，因此，若与使用了硅的大块衬底的器件结构相比，则在元件隔离这方面是有利的。因此，SOI器件结构特别适于将施加高电压的功率器件和周边电路单芯片化。

公知在具有SOI器件结构的场效应晶体管（FET:Field-Effect Transistor）的情况下容易产生所谓的衬底浮置效应。SOI衬底具有：构成该SOI衬底的上层部的半导体层；将该半导体层与背面侧的基体材料层电隔离的埋入绝缘膜。使用SOI衬底制作的FET在栅极电极的正下方的半导体层内具有被埋入绝缘膜、源极区域、漏极区域包围的体区域。在源极区域和漏极区域之间形成有传输沟道，若在体区域的漏极侧端部附近产生碰撞电离，则产生电子-空穴对。此时，存在如下情况：没有逃逸场所的多数载流子（在N沟道型FET的情况下为空穴，P沟道型FET的情况下为电子）蓄积在体区域，使体区域的电位（以下，称体电位）发生变动。在该情况下，由于体电位的变动（体电位浮动），产生FET的阈值电压的变动或寄生双极工作这样的衬底浮置效应。

例如，在日本特开2005-276912号公报（专利文献1）和日本特开2000-269509号公报（专利文献2）中公开了为了抑制上述衬底浮置效应而将蓄积在体区域内的多数载流子取出的结构。在专利文献1中，作为SOI器件结构，公开了具有Multi-RESURF结构的MOSFET。在该MOSFET中，在SOI衬底的半导体层内，具有使由于碰撞电离而蓄积在体区域的载流子逃逸的源极体连接层。另一方面，在专利文献2中公开了具有SOI器件结构的MOS晶体管。该MOS晶体管也在SOI衬底的半导体层内具有从体区域将由于碰撞电离而产生的载流子抽出的体电位取出区域。

如上所述，设置专利文献1、2中所公开的源极体连接层或体电位取出区域（以下，将这些称为电荷收集区域），由此，能够抑制衬底浮置效应。通过抑制衬底浮置效应，体区域的电位变动被抑制，所以，能够提高源极漏极间耐压。

现有技术文献

专利文献

专利文献1：日本特开2005-276912号公报（图1、段落0008、段落0027以及段落0041等）；

专利文献2：日本特开2000-269509号公报（图20、段落0004～段落0010等）。

一般地，FET的栅极宽度W与栅极长度L的比率W/L越大，FET的电流驱动能力越提高。在专利文献1、2所公开的器件结构中，电荷收集区域在栅极宽度方向上与源极区域相邻形成，所以，为了提高源极漏极间耐压，若将电荷收集区域的栅极宽度方向的宽度变大并将源极区域的宽度变小，则存在电流驱动能力下降的问题。若为了确保电流驱动能力而将电荷收集区域以及源极区域这二者的宽度扩大，则难以实现装置的小型化。

发明内容

鉴于上述情况，本发明的目的在于提供一种半导体装置，能够抑制源极漏极间耐压的下降并提高电流驱动能力，并且还能够实现器件的小型化。