[发明专利]集成高低压器件的半导体芯片

说明书

技术领域

本发明涉及高压半导体器件及其制备工艺，特别是，在现有的半导体器件工艺流程中增加高压器件的模块化技术。

背景技术

为了满足新型应用的需要，具有较高额定电压的器件通常必须与现有器件集成在一块现有器件中。将电压较高的器件集成在现有的低压器件中，通常需要对已验证过的现有的低压器件制备工艺流程和/或状态做许多改动，致使现有低压器件的性能降低，从而必须升级器件模块。为了避免新型技术改进带来的冗长设计周期以及高成本，我们研究的重点就是仅需对现有的低压器件工艺做些微调，从而使对现有低压器件性能的影响降至最低。

一般来说，在BCD（双极CMOS DMOS）或BiCMOS（双极CMOS）工艺中，最高的工作电压受到P至N结的垂直结构的穿通击穿的局限。这种垂直结击穿是外延层厚度、掺杂浓度和结深度的函数。如图1所示，表示一个形成在半导体芯片中的现有器件300的示例，现有器件300含有一个厚度为43的n-型外延层18沉积在P衬底14上。器件300的大致结构是，多个N-阱22和P-阱26和48位于N-外延层中。掩埋的P区46从N-外延层底部开始，向下延伸到P-阱48的底部边缘中，并且合并在一起。掩埋的P区也向下延伸到衬底材料14中，从而使器件300与制备其他器件的半导体芯片的其他区域绝缘。器件300还包含一个在P-阱26下方的N掩埋区35，避免在P-阱和P衬底之间穿通，P衬底限制了器件300最大的工作电压。利用一定厚度的外延层18，并且控制P-阱26的深度45，使器件300的性能达到最优，P-阱26的底部和掩埋的N区35的顶部之间的垂直距离47限制了垂直击穿电压，从而当横向击穿控制因子49（即掩埋P区46和N掩埋区35之间的横向距离）足够大，使横向击穿电压远大于垂直击穿电压时，限制器件300的工作电压。制备工艺从衬底材料14开始，然后分别在区域35和46中植入离子。在衬底材料14上方沉积外延层18，并且制备多个从外延层顶面开始向下延伸的N-阱和P-阱。通过额外的步骤，制备双极晶体管或MOSFET等具体功能的器件。当一个工作电压较高的器件需要集成在同一衬底上的不同区域中的情况下，一种提高P至N垂直击穿电压的方法就是增加外延层18的厚度。如果制备器件300的工艺和状态仍然保持不变的话，这将会影响现有器件300的性能和独立性。

另一种方法就是引入一个较轻的掺杂层，以降低掺杂浓度和浅P阱结。例如，Hideaki Tsuchiko在美国专利7019377中提出了一种集成电路，包含一个高压肖特基势垒二极管以及一个低压器件。肖特基势垒二极管含有一个轻掺杂的浅P-阱，作为保护环，同时利用标准的、较重掺杂的、较深的p-阱，制备低压器件。通过含有轻掺杂p-阱、标准p-阱以及增厚的N-外延层的工艺，提高高压器件的击穿电压以及最大工作电压。每种方法都能使击穿电压升高15V至30V。使用这两种方法的肖特基势垒二极管，可以使击穿电压升高30V至60V，而不会严重影响其他器件和结构的性能。

这两种方法和器件布局的同时使用，可以在同一芯片上集成高压和低压器件。然而，这些方法经常会对现有器件的性能有轻微影响。某些器件需要对SPICE模块稍作调整。尤其是对增大N-外延层的厚度有一定的限制。如果大幅增加N-外延层厚度的话，P-型掩埋区46的向上扩散和p阱48的向下扩散之间的绝缘连接就会被削弱或中断，致使不完整的器件绝缘。因此，要在低压芯片内集成高压器件，必须提出新的技术，使得仅需在现有的低压工艺流程中增加一些步骤，就能在低压芯片内集成高压器件，而不会对低压器件的性能造成影响。

发明内容

本发明提供一种集成高低压器件的半导体芯片，能在低压芯片内集成高压器件，而不会对低压器件的性能造成影响。

为实现上述目的，本发明提供一种由高压器件和低压器件构成的半导体芯片。该半导体芯片包含：一个第一导电类型的衬底层；一个在衬底层顶面上的第一导电类型的第一外延层；一个在第一外延层顶面上的与第一导电类型相反的第二导电类型的第二外延层；一个在高压器件区域中的第二导电类型的深掩埋植入区；一个在低压器件区域中的第二导电类型的掩埋植入区；一个从第二外延层顶面开始延伸到深掩埋植入区上方的第一导电类型的第一掺杂阱；以及一个从掩埋植入区上方的第二外延层顶面开始的第一导电类型的第二掺杂阱。

一种由第一器件构成的半导体芯片，其特点是，该半导体芯片还包含：

一个第一导电类型的半导体衬底层；

一个第一导电类型的第一外延层，该第一外延层在衬底层上方；