[发明专利]一种沟槽型的绝缘栅双极性晶体管及其制备方法

说明书

技术领域

本发明属于半导体技术领域，特别涉及一种沟槽型的绝缘栅双极性晶体管及其制备方法。

背景技术

沟槽栅技术是在IGBT的硅片下面挖许多浅而密的沟槽，把栅氧化层和栅电极做在沟槽侧壁上，因而金氧半场效晶体管的沟槽就成为沿沟槽侧壁的垂直沟槽。这种功率在金氧半场效晶体管中早已使用的技术。其优点是：①消除了Ron组成部分中的RJFET；②沟槽成为纵向，每个元胞占据面积小，所以单位面积芯片中的沟槽数与沟槽总宽度增加，Rch减小（Rch正比于沟槽的宽长比）；③适当的沟槽宽度与间距可以提高N-区近表面层的载流子深度。以上三项优点都使Ron比平面栅结构有明显减小。但是沟槽栅也有相伴而生的缺点：①沟槽宽度过大使栅电容过大，对开关速度有影响；②不适当的设计会使IGBT短路电流过大，短路安全工作成问题。但是，沟槽型的绝缘栅双极性晶体管的一个缺点是它的短路耐量很低，原因是沟槽密度增加，饱和电流密度增加。为了提高trench IGBT的抗短路能力，必须降低沟槽密度。但是另一方面增加沟槽间距虽能降低沟槽密度，但却使耐压下降。为了能使沟槽密度降低又能保持耐压不受太大影响，目前的解决方法就是假栅结构。就是只有其中一部分栅起来沟槽作用，其余的是的只用于维持耐压，这也是假栅一词的来源。另外假栅增加了PIN区域的相对面积，增加了载流子的积累，故进一步降低了导通压降。

因此，现有的沟槽型的绝缘栅双极性晶体管的抗短路能力比较差。假栅结构虽然提高了器件的抗短路能力，但器件的寄生电容比较大。

发明内容

本发明所要解决的技术问题是提供一种沟槽型的绝缘栅双极性晶体管及其制备方法，提高其抗短路能力，减小栅电容。

为解决上述技术问题，本发明提供了一种沟槽型的绝缘栅双极性晶体管，包括集电极、发射极、P-基区、N+缓冲侧、N-漂移区和栅极，所述栅极在沟槽内，所述栅极与所述N-漂移区、所述P-基区和所述发射极通过绝缘层电学隔离；其中，在所述栅极内镶嵌一个以上不连续的绝缘体。

进一步地，所述栅极为梳状结构。

进一步地，所述绝缘体为二氧化硅、氮化硅或树酯的任一一种。

进一步地，所述绝缘体位于所述沟槽的上侧、下侧或中部。

进一步地，所述栅极由多晶硅组成。

一种沟槽型的绝缘栅双极性晶体管的制备方法，包括如下步骤：

用多晶硅填充沟槽，通过掩膜法刻蚀部分所述多晶硅，最后用绝缘体填充平整即可。

进一步地，先刻蚀所述沟槽后，再填充所述绝缘体，然后把其中的一部分所述绝缘体刻蚀掉，然后制作栅氧化层，最后填充所述多晶硅制作栅。

本发明提供的一种沟槽型的绝缘栅双极性晶体管及其制备方法，利用梳状栅结构减小了沟槽密度，从而提高抗短路能力。同时保持较高的栅密度，从而保证器件击穿电压下较小；同时，减小了器件的寄生电容，使器件有较高的开关速度。

附图说明

图1为现有技术提供的一种沟槽型的绝缘栅双极性晶体管；

图2为实施例1提供的图1的沟槽型的绝缘栅双极性晶体管AA＇剖面图；

图3实施例2提供的图1的沟槽型的绝缘栅双极性晶体管AA＇剖面图；

图4为实施例3提供的图1的沟槽型的绝缘栅双极性晶体管AA＇剖面图；

图5实施例2提供的图1的沟槽型的绝缘栅双极性晶体管AA＇剖面图。

具体实施方式

实施例1：

参见图1和图2，本发明实施例提供的一种绝缘体位于沟槽上侧的沟槽型的绝缘栅双极性晶体管，该绝缘栅双极性晶体管包括集电极102、发射极104、P-基区103、N+缓冲侧101、N-漂移区100和栅极105。栅极105与N-漂移区100、P-基区103和发射极104通过绝缘层106电学隔离。当栅极105加上足够正压时，P-基区临近栅的地方会反型成N型沟槽，从而连通了发射极104和N-漂移区100。其中，栅极在沟槽内，栅极由多晶硅组成，在栅极内镶嵌一个以上不连续的绝缘体107。绝缘体107位于沟槽的上侧，当加上正栅压时，P-基区临近栅的地方会反型成N型沟槽，而临近绝缘体107的部分不能形成沟槽。这样就能使沟槽的宽度小于栅的宽度，从而减小沟槽的密度。

一般来讲，沟槽型的绝缘栅双极性晶体管的栅极与发射极之间的寄生电容是由器件的栅源电容(C_GS)由C_GE1、C_GE2和C_GEM并联组成。即：