[发明专利]防止图形倒塌的双大马士革结构制备方法无效
申请号: | 201210335541.0 | 申请日: | 2012-09-11 |
公开(公告)号: | CN102800628A | 公开(公告)日: | 2012-11-28 |
发明(设计)人: | 张瑜;黄君;李全波 | 申请(专利权)人: | 上海华力微电子有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 陆花 |
地址: | 201203 上海市浦*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 防止 图形 倒塌 大马士革 结构 制备 方法 | ||
1.一种防止图形倒塌的双大马士革结构制备方法,其特征在于,所述方法包括:
执行步骤S1:提供具有金属互连结构的介质材料衬底,并在所述介质材料衬底上形成所述介电质膜系,所述介电质膜系自所述介质材料衬底向外依次包括刻蚀阻挡层、超低介电常数薄膜层、第一介质缓冲层、金属硬掩模层、第二介质缓冲层、上覆层;所述第一介质缓冲层为具有拉伸应力特性的氮化硅;所述第二介质缓冲层为具有压缩应力特性的氮化硅;
执行步骤S2:沟槽图形曝光、显影、刻蚀成型;在所述沟槽图形的刻蚀过程中去除部分所述金属硬掩膜层,所述刻蚀并停止在所述第一介质缓冲层;
执行步骤S3:在具有所述沟槽图形的介电质膜系上依次涂布第一光阻和第二光阻,并将所述第二光阻曝光、显影、刻蚀以成型所述互连通孔图形;
执行步骤S4:在部分刻蚀工艺下将所述互连通孔图形停留在所述超低介电常数薄膜层的预定深度,并剥离所述第一光阻和所述第二光阻;
执行步骤S5:所述互连通孔和所述沟槽的一体化刻蚀;
执行步骤S6:在所述沟槽和所述互连通孔内依次沉积铜阻挡层以及铜籽晶层,采用电镀工艺形成铜填充淀积层,并通过化学机械研磨去除所述金属硬掩膜层、第一介质缓冲层,所述化学机械研磨停留在所述超低介电常数薄膜层上,以形成铜互连层。
2.如权利要求1所述的防止图形倒塌的双大马士革结构制备方法,其特征在于,所述互连通孔图形停留在所述超低介电常数薄膜层中的预定深度以保证在剥离所述第一光阻和第二光阻的过程中所述金属互连结构不被损伤。
3.如权利要求1所述的防止图形倒塌的双大马士革结构制备方法,其特征在于,所述互连通孔和所述沟槽的一体化刻蚀以所述金属硬掩膜层为掩模,刻蚀至所述互连通孔与所述介质材料衬底的金属互连结构连通。
4.如权利要求3所述的防止图形倒塌的双大马士革结构制备方法,其特征在于,所述刻蚀阻挡层的厚度为400埃。
5.如权利要求1所述的防止图形倒塌的双大马士革结构制备方法,其特征在于,所述超低介电常数薄膜层的厚度为2500~2800埃。
6.如权利要求1所述的防止图形倒塌的双大马士革结构制备方法,其特征在于,所述第一介质缓冲层的厚度为300~400埃。
7.如权利要求1所述的防止图形倒塌的双大马士革结构制备方法,其特征在于,所述金属硬掩模层的厚度为50~150埃。
8.如权利要求1所述的防止图形倒塌的双大马士革结构制备方法,其特征在于,所述第二介质缓冲层的厚度为100~200埃。
9.如权利要求1所述的防止图形倒塌的双大马士革结构制备方法,其特征在于,所述上覆层的厚度为50埃。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造