[发明专利]3D闪存结构的蚀刻工艺

说明书

技术领域

本发明涉及半导体器件的形成。更具体地，本发明涉及三维闪存结构半导体器件的形成。

背景技术

在半导体晶片工艺中有时需要高深宽比的通孔。例如，在三维闪存存储器件中，在多个双层堆叠中形成通孔。该器件的一个实例为东芝BiCS(Bit Cost Scalable)。

发明内容

为了实现上述需求并且依照本发明的目的，提供一种在等离子体处理腔室中在晶片上形成堆叠的多个硅基双层上蚀刻特征的方法。使主蚀刻气体流入该等离子体处理腔室中。使该主蚀刻气体形成等离子体，同时提供第一压强。保持晶片温度低于20℃。当等离子体蚀刻穿所述多个硅基双层中的多个时，渐变(ramp)所述压强到低于所述第一压强的第二压强。在所述多个双层中的第一多个蚀刻后停止所述主蚀刻气体的流动。

在本发明的另一呈现形式中，提供一种用于在等离子体处理腔室中在晶片上形成堆叠的多个硅基双层上蚀刻特征的方法。使主蚀刻气体流入等离子体处理腔室，所述主蚀刻气体包括碳氟化合物和NF₃。使所述主蚀刻气体形成等离子体，同时提供在30毫托到60毫托之间的第一压强。保持晶片温度低于10℃。当等离子体蚀刻穿所述多个硅基双层中的多个时，渐变所述压强到低于该第一压强的第二压强。在所述多个双层中的第一个多个蚀刻后停止所述主蚀刻气体的流动。

下面在本发明的详细描述中并且结合下面的附图对本发明的这些以及其它特征进行更加详细的说明。

附图说明

在附图的图中通过举例说明而非限制的方式阐释了本发明，其中相似的附图标记指代相似的元件，并且在附图中：

图1为可用于本发明的实施例的高级流程图。

图2A-C为按照本发明的实施例形成的存储器堆叠的截面示意图。

图3为可用于实现本发明的等离子体处理腔室的示意图。

图4为计算机系统的示意图，其中，所述计算机系统适于执行本发明实施例中使用的控制器。

图5为在两种压强下蚀刻速率-蚀刻深度曲线图。

具体实施方式

现在将参照如附图中图示出的几个优选实施例对本发明进行详细的说明。在下面的说明中，为了提供对本发明的全面理解，阐述了多个具体的细节。然而，本领域技术人员显而易见的是，可不通过这些具体细节中的一些或全部来实现本发明。在其它实例中，为了避免不必要地混淆本发明，未对公知的工艺步骤和/或结构进行详细的说明。

蚀刻高深宽比的孔需要侧壁保护以保证CD控制和避免弯曲的和底切的轮廓。但是，过量的聚合物会导致轮廓封口(pinch off)和蚀刻停止。在高深宽比时，由于视角狭窄导致反应物到达蚀刻表面的数量显著减少。离子更可能与蚀刻副产物或孔内蚀刻物或者孔的侧壁碰撞而失去其能量，使蚀刻速率减慢。这被称为深宽比影响蚀刻（ASDE）。增加离子能量可以帮助保持离子的方向性且避免在侧壁上损失太多能量，但是却要损失掩膜选择比。提高TCP也提供更多的蚀刻剂物质、离子和中性物。但是增加TCP并不会系统地增加蚀刻速率，因为蚀刻速率受到扩散到孔中反应物的限制。

为了利于理解，图1示出了可用于本发明的实施例的工艺的高级流程图，该工艺在硅基双层堆叠中形成高深宽比的通孔。使掩膜在晶片上的多个硅基双层堆叠的上方形成（步骤104）。主蚀刻处理通过使主蚀刻气体流入放置晶片的等离子体处理腔室开始进行（步骤112）。保持晶片温度低于20℃（步骤116）。随着多个双层的一部分被蚀刻，渐降压强到小于第一压强的第二压强（步骤120）。主蚀刻气体停止流动（步骤124）。接着使过蚀刻气体流入到所述等离子体处理腔室进行过蚀刻处理（步骤128）。该过蚀刻气体比主蚀刻气体具聚合性。提高晶片温度（步骤132）。降低所述腔室的压强（步骤136）。由过蚀刻气体形成等离子体（步骤140），该等离子体完成对所述多个双层的蚀刻。停止过蚀刻气体（步骤144）。

示例

在实施本发明的实例中，在形成晶片衬底上的堆叠的多个硅基双层中蚀刻形成高深宽比的通孔。每个双层优选厚度为20-40纳米。在所述多个双层上形成掩膜（步骤104）。图2A所示的是掩膜204形成在制成晶片212上的存储器堆叠208的多个双层上的剖面示意图。在该实施例中，所述多个双层的每个双层是通过将氧化硅（SiO）层216置于多晶硅层220下形成。在该实施例中，掩膜204是不定形碳。可在堆叠208和晶片212之间设置诸如蚀刻停止层等的一层或者多层，或者可将晶片212作为抵达（landing）层。可在存储堆叠208和掩膜204之间设置一层或者多层。