[发明专利]SCR型LDMOS ESD器件

说明书

技术领域

本发明涉及集成电路的静电放电保护技术领域，尤其涉及一种SCR型LDMOS ESD器件。 

背景技术

集成电路的静电放电（Electrostatic Discharge，ESD）现象是芯片在浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程。由于集成电路芯片的内阻很低，当ESD现象发生时，会产生一个瞬时（耗时100~200纳秒，上升时间仅约0.1~10纳秒）、高峰值（几安培）的电流，并且产生大量焦耳热，从而会造成集成电路芯片失效问题。 

对于高压功率集成电路，横向双扩散金属-氧化物-半导体（Lateral Double Diffusion Metal-Oxide-Semiconductor，LDMOS）晶体管由于能够承受较高的击穿电压被广泛选用为高压输入/输出管脚的保护器件。LDMOS ESD器件是一种ESD保护器件。图1为现有的LDMOSESD器件100，包括： 

P型硅衬底110； 

所述P型硅衬底110上形成阱区，所述阱区包括一个P阱区120和一个N阱区130，所述P阱区120邻接所述N阱区130； 

所述P阱区120内设有P+衬底接触区121和N+源区122； 

所述N阱区130作为该LDMOS的漂移区，在所述N阱区内设有例如氧化物的绝缘材料形成的浅槽隔离（Shallow Trench Isolation，STI）区131和的N+漏区132； 

部分的所述P阱区120、N阱区130和STI区131上表面上设有栅氧化层区140； 

在所述栅氧化层区140上形成多晶硅栅区141； 

所述多晶硅栅区141上设有栅电极142，所述衬底接触区121上设有衬底电极123，所述源区122上设有源电极124，所述漏区132上设有漏电极133，所述栅电极142、衬底电极123和源电极124均接地，所述漏电极133作为静电输入端V_ESD。 

如图1所述的LDMOS ESD器件在所述静电输入端V_ESD发生ESD冲击时的工作原理为：当LDMOS晶体管漏区pn结承受的电场强度大于其雪崩击穿临界电场时，漏区载流子在电场加速下获得足够多的能量而发生雪崩倍增效应，产生大量电子空穴对，使漏区电流急剧增加，同时LDMOS晶体管内部寄生的双极型晶体管开启，产生集电极到发射极的电流，并使维持雪崩击穿的电压降低，形成电压减小，电流增大的负阻回滞效应，直至器件达到热击穿烧毁。LDMOS晶体管的触发电压不仅取决于漏区pn结的雪崩击穿临界电场，LDMOS晶体管漂移区的横向耐压也起了很大的作用，有效地提高了LDMOS ESD器件时的触发电压，而且可以通过改变漂移区的长度来调节LDMOS ESD器件的触发电压。但LDMOS晶体管内部寄生的双极型晶体管受到基区展宽效应的影响，发生雪崩击穿后会发产生较大的回滞，并且电流迅速上升，进入回滞点时，LDMOS晶体管迅速进入热击穿状态，无法继续进行静电放电。因此，现有的LDMOS ESD器件单位面积静电放电电流较小，难以获得较高的ESD保护水平。 

作为一种常用ESD器件，可控硅（Silicon Controlled Rectifier，SCR）晶体管单位面积静电放电电流较大。SCR ESD器件是另一种ESD保护器件。图2给出了现有的SCR ESD器件200结构示意图，包括： 

P型硅衬底210； 

所述P型硅衬底210上形成阱区，所述阱区包括一个P阱区220和一个N阱区230，所述P阱区220邻接所述N阱区230； 

所述P阱区220内设有第一P+掺杂区221和第一N+掺杂区222； 

所述N阱区230内设有第二N+掺杂区231和第二P+掺杂区232； 

所述第一P+掺杂区221上设有电极223，所述第一N+掺杂区222上设有电极224，所述第二N+掺杂区231上设有电极233，所述第二P+掺杂区232上设有电极234，所述电极223和电极224连接并接地，所述电极233和电极234连接并作为静电输入端V_ESD。