[发明专利]一种SOC内的系统架构内的硬件资源的复用方法

说明书

技术领域

本发明涉及SOC集成电路设计领域，主要是一种SOC内的系统架构内的硬件资源的复用方法。

背景技术

目前市场上的SOC相关芯片越来越多，竞争比较激烈，市场也比较多变，用户的需求也各不相同，SOC设计的厂家在定义芯片要求的时候，都在追求在降低芯片成本的情况下，满足更多的用户需求，基于此点，要求设计人员更好的利于好SOC内部的硬件资源(内部资源的扩大，对应的是芯片成本的增大)，利用SOC内嵌的处理器的架构特点，做出更好的满足市场需求的芯片。

SOC芯片的存储器资源一般包括：ROM，RAM，SDRAM，flash等。

从系统的机构上来说,如果这些存储单元通过cache机制来实现和CPU的交互,每次cache的更新对应的操作时1个或者几个cache-line的操作,总线的速度也会限制和CPU之间交互的速度。

这些存储器单元中,ROM(只能够读)，RAM的读写速度最高，SDRAM和flash的速度都要慢一些,所以用户使用的时候对速度要求比较高的代码放在ROM或者是RAM(ICCM)中,ROM是在芯片生产的时候就固定了,用户在基于芯片做开发的时候不能修改,只能调用ROM里面的程序。数据放在系统总线上的flash或者RAM等其他存储单元,CPU对其操作的速度更慢。

cordis5+处理器是的架构提供了一种数据和程序的快速访问通道,访问程序(RAM或者是ROM作为程序存储空间)和数据(RAM作为数据存储空间)都可以在一个时钟周期内送到CPU的流水线上.对应的代码和数据的位置分别在ICCM和DCCM中,对速度要求不高的可以通过cache来实现CPU和住存储器之间的数据交互。

目前市场上根据现有的存储器的结构方法，用户可以构建适合自己产品的SOC的存储器体系,指令系统和数据系统里面的RAM,CPU对其访问周期都是一个时钟,根据芯片的应用对速度的要求程度可以灵活配置。常用的配置有：

配置一:没有指令系统和数据系统,所有的取指和对数据的访问都通过总线接口对外部存储器的访问来操作。

配置二:指令系统中搭配I-Cache,数据系统中搭配D-Cache,相关的访问都是通过总线来访问外部存储器；对应的Cache的size的大小可以更具应用的需要配置。

配置三:指令系统中搭配ICCM；数据系统中配置DCCM；对应的CCM的size的大小可以更具应用的需要配置。

配置四:指令系统中搭配I-Cache,ICCM；数据系统中配置D-Cache,DCCM；对应的Cache和CCM的size的大小可以更具应用的需要配置。

上述的几种配置方法是一些比较典型的配置方法,用户可以根据需求灵活的选取CCM或者Cache,对应的size的大小也可以灵活配置。但此架构中ICCM只能够存放指令代码,DCCM只能作为数据空间使用,这样限制了用户对内部硬件资源的使用。这种结构能够很好的满足对速度要求高的应用,但是对应用速度比较低的应用,这种配置比较浪费,如何能否合理的利用这些内部资源就是本发明研究的重点。

例如:对指令的运行速度要求不高,利用I-Cache能满足要求,但是对数据空间的size要求比较大,同时期望对CPU的数据空间的访问要快,如果采用现在的结构,发现ICCM可以不用,SOC自带的D-Cache和DCCM都不能满足要求,D-Cache刷新cache-line的时间比较长,DCCM的size有限,不能够满足应用要求，这些就给系统应用带来了麻烦。本发明正是基于这些应用,灵活的调整内部的硬件资源来更好的满足应用的需求。

不同的应用开发,对CPU性能的要求有区别:对速度要求低的用户,程序可以灵活的安排位置,可以放在外部的flash中;对速度要求高的应用,程序就必须要放在内部的RAM中.不同的应用,对CPU的内部的资源安排有区别,为了协调这些应用,同时为了避免SOC芯片内部存储器资源的浪费,本发明采用系统架构中资源复用的方法来实现用户灵活的调配SOC内部的资源。

发明内容

本发明的目的是克服上述技术的不足，而提供一种SOC内的系统架构内的硬件资源的复用方法，本发明通过信号的控制来实现转换系统默认的存储器的架构，以达到在对应用速度比较低的情况下，可以有效地合理利用内部的硬件资源，满足系统的应用需求的目的。

本发明采用的技术方案：这种SOC内的系统架构内的硬件资源的复用方法，主要包含下列步骤：