[发明专利]半导体装置及其制造方法

说明书

本申请享受以日本专利申请2012-44158号（申请日：2012年2月29日）为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。 

技术领域

实施方式涉及一种半导体装置及其制造方法。 

背景技术

为了降低功率半导体装置的导通电阻而推进了芯片构造的细微化。例如，在具有沟槽栅结构的MOSFET（Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管）中，通过使栅极间隔变窄而高密度化，可以扩大沟道宽度，减小导通电阻。 

但是，芯片构造的细微化中，光刻法的提升是必不可少的，导致制造成本的上升。因此，使用了不依赖于光刻法的自对准技术的制造方法是必要的。 

发明内容

实施方式提供一种具备通过自对准而形成的沟槽栅构造的半导体装置及其制造方法。 

实施方式的半导体装置的制造方法具备：在并排设置于第一导电型的半导体层的多个沟槽的内面形成第一绝缘膜的工序；在所述沟槽的各自的内部，隔着所述第一绝缘膜形成控制电极的工序；以及在所述沟槽的各自的内部形成设置在所述控制电极之上的第二绝缘膜的工序，该第二绝缘膜的上表面处于比沿着所述沟槽的壁面延伸的所述第一绝缘膜的上端靠下的位置。还具备将相邻的所述沟槽之间的所述半导体层蚀刻到所述控制电极的所述上端的附近的深度的工序；以及形成从所述半导体层的表面到达所 述控制电极的上端和所述控制电极的下端之间的深度的第二导电型的第一半导体区域的工序。而且具备：形成覆盖所述第一绝缘膜、所述第二绝缘膜及所述第一半导体区域的第一导电型的导电层，并形成在所述第一半导体区域的上部扩散了第一导电型的杂质的第二半导体区域的工序；以及回蚀所述导电层，并在所述第二半导体区域的所述表面形成接触孔的工序。 

附图说明

图1是表示实施方式的半导体装置的示意性剖视图。 

图2是表示实施方式的半导体装置的制造过程的示意性剖视图。 

图3是表示继图2之后的制造过程的示意性剖视图。 

图4是表示继图3之后的制造过程的示意性剖视图。 

图5是表示继图4之后的制造过程的示意性剖视图。 

图6是表示继图5之后的制造过程的示意性剖视图。 

图7是表示继图6之后的制造过程的示意性剖视图。 

图8是表示继图7之后的制造过程的示意性剖视图。 

图9是表示继图8之后的制造过程的示意性剖视图。 

图10是表示实施方式的半导体装置的制造过程中的晶片剖面的示意图。 

图11是表示实施方式的半导体装置的制造过程中的蚀刻过程的示意性剖视图。 

具体实施方式

以下，参照附图对实施方式进行说明。另外，对图中的相同部分赋予相同附图标记并适当省略其详细说明，并对不同部分进行说明。下述实施方式中，将第一导电型作为n型、将第二导电型作为p型进行说明，但是，也可以将第一导电型作为p型、将第二导电型作为n型。此外，适当参照图中所示的X-Y正交坐标进行说明。 

图1是表示实施方式的半导体装置100的示意性剖视图。半导体装置100例如是具有沟槽栅构造的功率MOSFFET，可以使用硅晶片形成。例如，使用在n型硅晶片之上外延生长了低浓度的n型硅层的晶片。 

以下的说明中，示出使用硅晶片制造的例子，但并非限定于此。例如也可以使用碳化硅（SiC）、氮化镓（GaN）等化合物半导体。 

半导体装置100例如具备n型硅层即n型漂移层10（半导体层）以及p型基底区域20（第一半导体区域）。p型基底区域20设置在n型漂移层10之上。而且，在以贯通p型基底区域20而到达n型漂移层10的深度设置的沟槽3的内部，具备栅电极30（第一控制电极）。栅电极30隔着设置于沟槽3的内面的栅极绝缘膜5（第一绝缘膜）与p型基底区域20对置。沟槽3例如设置为在图1的纵深（日本語：奥行き)方向上延伸的带状。 

半导体装置100还具备设置在p型基底区域20之上的n型源极区域27（第二半导体区域）、以及p型接触区域35（第三半导体区域）。p型接触区域35选择性地设置于n型源极区域27上设置的接触孔33的底面。 

另外，在沟槽3的底部和栅电极30之间设置有场板电极7（第二控制电极）。场板电极7隔着场板绝缘膜9与n型漂移层10对置。