[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造技术，尤其涉及一种半导体器件及其制造方法。

背景技术

在现有的半导体制造工艺中，提高半导体器件性能的一个重要手段是在半导体器件内形成具有应力的源/漏区，对沟道产生压应力或者拉应力，以此改善沟道中载流子的迁移率。下面将结合图1(a)对实现该半导体器件的具体方法进行描述：提供一个具有栅堆叠的体硅衬底100，首先刻蚀该栅堆叠两侧的体硅衬底100形成凹陷，然后在该凹陷内嵌入例如掺杂硼的SiGe或掺杂磷或砷的Si:C，以形成具有应力的源/漏区110。

但是，由于源/漏区110与体硅衬底100之间存在的漏电流会导致半导体器件性能的下降，所以，在现有技术中采用SOI(Silicon-On-Insulator)衬底代替体硅衬底，以减小源/漏区与衬底之间的漏电流。请参考图1(b)，SOI衬底100’包括基底层101、绝缘层102以及器件层103。嵌入的源/漏区110形成于SOI衬底100’的器件层103中，由于绝缘层102的存在，将源/漏区110与基底层101隔离开，所以有效地削弱了漏电流路径(请参考图1(a)、图1(b)中虚线所示的位置)，从而使源/漏区110与衬底100’之间的漏电流得到抑制。但是，SOI衬底器件层103的厚度通常较薄，所以在SOI衬底100’上形成的源/漏区110的深度由于受到器件层103厚度的限制也会较浅，从而导致源/漏区110接触电阻的升高，以及该半导体器件性能的下降。

因此，如何既可以降低源/漏区的接触电阻，又可以消除源/漏区与衬底之间的漏电流，是一个亟待解决的问题。

发明内容

本发明的目的是提供一种半导体器件及其制造方法，在消除了源/漏区与SOI衬底之间的漏电流路径的同时，也可以降低源/漏区的接触电阻。

根据本发明的一个方面，提供一种半导体器件的制造方法，该方法包括以下步骤：

a)提供SOI衬底，所述SOI衬底包括基底层、位于所述基底层之上的绝缘层、以及位于所述绝缘层之上的器件层；

b)在所述SOI衬底上形成栅堆叠；

c)以所述栅堆叠为掩模，刻蚀所述SOI衬底的器件层、绝缘层以及部分基底层，在所述栅堆叠两侧形成凹陷；

d)在所述凹陷内形成晶体介电层，所述晶体介电层的上表面低于所述绝缘层的上表面且不低于所述绝缘层的下表面；

e)在所述晶体介电层之上形成源/漏区。

本发明另一方面还提出一种半导体器件，包括：

SOI衬底，包括基底层、位于所述基底层之上的绝缘层、以及位于所述绝缘层之上的器件层；

栅堆叠，形成于所述SOI衬底之上；

源/漏区，形成于所述SOI衬底之中、位于所述栅堆叠两侧，其中所述源/漏区贯穿所述器件层，并延伸至所述绝缘层的上表面和下表面之间；以及

晶体介电层，位于所述源/漏区与所述基底层之间。

与现有技术相比，本发明具有以下优点：

1)源/漏区的底部位于SOI衬底的绝缘层内，且在源/漏区与SOI衬底之间形成晶体介电层，将源/漏区的底部与SOI衬底隔离开，从而有效地消除了源/漏区与SOI衬底之间的漏电流路径，抑制了漏电流的产生；

2)通过在SOI衬底的器件层以及部分绝缘层内形成源/漏区，克服了现有技术中仅仅在器件层中形成厚度较薄的源/漏区的缺点，有效地降低了源/漏区的接触电阻，提高了半导体器件的性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1(a)和图1(b)为现有技术中半导体器件的剖面示意图；

图2为根据本发明的半导体器件制造方法的流程图；

图3至图11为根据本发明的一个实施例按照图2所示流程制造半导体器件的各个阶段的剖面示意图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。