[发明专利]去除电平信号中毛刺的方法

说明书

技术领域

本发明涉及一种去除电平信号中毛刺的方法。

背景技术

随着芯片功能的越来越复杂，越来越多的设计中都会用到功能复杂的模拟模块，如存储器等。这些模拟模块对某些输入信号有比较严格的要求，特别是异步的模拟信号，不能出现毛刺，否则都会导致错误的功能。一般消除毛刺的方法都是使用寄存器输出，即用寄存器输出的信号直接驱动模拟模块的异步信号，这需要一个时钟周期的时序延时。当该类操作在芯片中占主导地位的时候，芯片的工作速度被极大的降低了。如何在保证芯片工作速度的情况下，提供干净的电平信号给异步模拟模块，是电路设计的主要问题之一。

发明内容

本发明要解决的技术问题是提供一种去除电平信号中毛刺的方法，可以在不改变接口时序关系的前提下，用寄存器消除信号的毛刺，以保证异步模拟模块的功能稳定。

为解决上述技术问题，本发明的去除电平信号中毛刺的方法，包括如下步骤：

步骤1，找到所关注的异步模拟模块的输入信号；

步骤2，追溯该输入信号的源头，判断其是否由组合逻辑构成且有多多信号同时变化；

步骤3，计算出组合逻辑的最大时延Ddm；

步骤4,设置一个去毛刺寄存器,将其数据输入端D与所述组合逻辑的输出端相连接，将其输出端Q与所述异步模拟模块的输入端相连接，其时钟端使用与所述异步模拟模块同一时钟域的时钟，并增加所述组合逻辑的输入寄存器的时钟延时Dce和去毛刺寄存器的时钟延时Dcs的差，即Dce–Dcs，进行延时采样。

本发明利用零周期路径的特点，用比较少的开销去除了毛刺，既保证了异步模拟模块功能的正确性，提高了整个设计的可靠性，又没有改变整个设计数据的时序关系，保证了原有的设计性能。另外，因为使用了零周期路径，整个过程所增加的元件只有一个寄存器和时钟树上的少量缓冲器，所以芯片面积开销亦非常少。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是初始功能电路示意图；

图2是传统的去除毛刺方法原理示意图；

图3是改进的去除毛刺方法原理示意图。

具体实施方式

异步模拟模块对输入信号要求比较高，不能有毛刺，需要干净的电平信号。在组合逻辑中，由于部分输入在非常短的时间内同时变化，使得组合逻辑的输出有毛刺输出，而异步信号接口对毛刺敏感，且会影响到功能的正确性；因此过滤掉毛刺非常重要。

如图1所示，假定设计中有输入时钟域clka，组合逻辑的输出信号Si由若干个属于输入时钟域clka的组合逻辑的输入寄存器FFS1～FFSN的输出信号组合而成，且对异步模拟模块AIP来说是异步信号。假定输入时钟域clka在第n个时钟周期的上升沿将数据输入组合逻辑的输入寄存器FFS1～FFSN，并产生组合逻辑的输出信号Si送到异步模拟模块AIP，且在同一个时钟周期输出异步模拟模块的输出信号So，该异步模拟模块的输出信号So在第n+1个时钟周期的上升沿被接收寄存器FFR锁存。

因异步模拟模块AIP对信号的严格要求，组合逻辑的输出信号Si不能出现毛刺，但是对于组合逻辑来说，因输出（起点）寄存器多，每个寄存器的输出到B点的延时不一样，不可避免的会出现毛刺。

如图2所示如果用去毛刺寄存器FFSM将组合逻辑的输出信号Si采一拍，输出去毛刺寄存器的输出信号Sd，再送到B点，虽然可以消除毛刺，但是去毛刺寄存器的输出信号Sd却是在第n+1个时钟周期将数据送到异步模拟模块AIP，并在第n+2个时钟周期被接收寄存器FFR锁存，改变了原本的时序关系。

为了不改变与异步模拟模块AIP接口的时序关系，可以使用一种“零周期”的路径结构，结合寄存器输出可消除毛刺的特点，对由组合信号合成的组合逻辑的输出信号Si进行延迟采样，使组合逻辑的输出信号Si可以在第n个时钟周期送到异步模拟模块AIP接口，如图3所示。

零周期路径的起点是组合逻辑的输入寄存器FFS1～FFSN，终点是用于去毛刺的去毛刺寄存器FFSM，同属于输入时钟域clka；组合逻辑的输入寄存器FFS1～FFSN和接收寄存器FFR的时钟是平衡的。

假定去毛刺寄存器的时钟延时为Dcs，从组合逻辑的输入寄存器FFS1～FFSN到去毛刺寄存器FFSM的最长路径延时为Ddm（组合逻辑的最大时延），去毛刺寄存器FFSM的时钟延时Dce的建立时间为Tsetup1，数据锁存延时为Dq，异步模拟模块AIP的输出信号So的延时为Da，接收寄存器FFR建立时间为Tsetup2，输入时钟域clka的时钟周期为P，当满足两个条件：