[发明专利]半导体装置及其制造方法

说明书

本申请是申请号为201010105749.4、申请日为2010年1月28日、申请人为索尼公司、发明名称为“半导体装置及其制造方法”的发明专利申请的分案申请。

技术领域

本发明涉及用作功率开关元件的半导体装置，特别是，涉及具有超级结结构（super junction structure）的半导体装置及其制造方法。

背景技术

近年来，对于减小例如液晶电视、等离子电视和有机EL（电致发光）电视的电子设备的厚度和重量的需求已经增加。这已经导致对功率设备减小尺寸和较高性能的更大需求。结果，人们进行了大量的努力以改善功率半导体元件尤其是垂直MOSFET（金属氧化物半导体场效晶体管）的性能。这样的性能改善包括更高的耐压、更大的电流处理能力、更低的损耗、更高的速度和更高的击穿电阻。

垂直MOSFET的ON电阻和耐压主要取决于其导电层（即MOSFET的第一导电类型区域，如n型半导体区域）的杂质浓度。必须增加导电层的杂质浓度来减少ON电阻。然而，杂质浓度不能被增加到给定水平之外以实现所希望的耐压。就是说，对于垂直MOSFET，ON电阻和耐压互为折衷的关系。

一种已知的对此进行改善的方案是所谓的超级结结构，其中，在需要耐压的区域中，诸如p型的第二导电类型的半导体区域和诸如n型的第一导电类型的半导体区域交替设置，或者设置为条形图案。在具有超级结结构的垂直MOSFET处于ON时，电流流经第一导电类型导电层。在MOSFET处于OFF时，第二导电类型半导体区域和第一导电类型导电层的N区域变为完全耗尽。因此，超级结结构提供了所需的耐压。

例如，已知下面的三种方法用于制造超级结结构：

（1）通过离子注入将n-和p-型杂质单独引入Si外延层，并且多次堆叠一个外延结构在另一个上。

（2）在厚外延层中形成沟槽，并且通过扩散或其它方法在该沟槽的侧表面上提供杂质层，以在该沟槽中埋入绝缘或非导电物质。

（3）在厚外延层中形成沟槽，并且用包含杂质的硅外延层填充该沟槽。

第三种方法能通过少量的工艺步骤提供高集成度的超级结结构。例如，已经提出了通过将新概念引入晶片的晶向和形成超级结结构的方法形成超级结区域（例如，参见日本专利申请延迟公开No.2007-173734）。

发明内容

然而，上面第三种方法具有亟待解决的问题。这些问题包括在沟槽中外延生长期间适当防止空隙产生的制造条件和控制掺杂杂质量。具体地讲，在沟槽形成期间显现的晶向可能导致外延生长速度和杂质浓度上的差别。因此，重要的是不仅控制晶向，而且防止在外延生长期间产生空隙，从而发现生产条件。

根据前述，对本发明的需求是提供使空隙对晶体管特性的影响最小且提供高耐压和极好本体二极管恢复特性的半导体装置及其制造方法。

本发明实施例的半导体装置包括在第一导电类型半导体基体上的第一导电类型台柱区域和第二导电类型台柱区域。第一导电类型台柱区域包括整体形成为覆盖第一导电类型半导体基体的整个表面的第一导电类型半导体区域。另一方面，第二导电类型台柱区域包括第二导电类型半导体区域，该第二导电类型半导体区域周期地设置在大致平行于第一导电类型半导体基体的主表面的方向上，并且在与第一导电类型台柱区域大致相同的方向上设置为条形图案。

此外，元件区域和终止区域提供在该第一和第二导电类型台柱区域中。晶体管形成在元件区域中。没有晶体管形成在终止区域中。

晶体管在元件区域中的本体区域形成在第一导电类型台柱区域的表面上，并且与第二导电类型台柱区域接触。本体区域包括第二导电类型半导体区域。此外，栅绝缘膜形成在第一导电类型台柱区域和本体区域上。栅极电极以横跨本体区域的部分和第一导电类型台柱区域表面的部分的方式形成在栅绝缘膜上。在栅极电极端部的本体区域的表面上，提供源区域和本体电位提取区域。源区域包括第一导电类型半导体区域。本体电位提取区域包括第二导电类型杂质扩散层。此外，空隙形成在终止区域的第二导电类型台柱区域中。