[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体器件制造方法领域，特别地，涉及一种具有利于源漏外延的STI结构的晶体管制造方法。

背景技术

半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。目前，应变硅技术成为一种通过抑制短沟道效应、提升载流子迁移率来提高MOSFET器件性能的基本技术。对于PMOS而言，人们采用在源漏区形成沟槽后外延生长硅锗的方法，提供压应力以挤压晶体管的沟道区，从而提高PMOS的性能。同时，对于NMOS而言，为了实现同样目的，在源漏区外延硅碳的方法也逐渐被采用。具体地，STI(浅沟槽隔离)、SPT(应力接近技术)、源漏硅锗/硅碳嵌入、金属栅应力、刻蚀停止层(CESL)等应力技术被提出。同时，在小尺寸的器件中通常采用LDD、Halo工艺分别抑制热载流子效应以及防止源漏穿通，而LDD与Halo主要是通过离子注入然后退火来实现。

由于对源漏区采用的是选择性外延，即在氧化硅或者氮化硅上不能生长而只在硅表面生长，所以源漏区靠近STI的部分则不能正常的生长，这样就会带来一系列的问题，例如对沟道施加的应力减小等。

目前主流工艺为在靠近STI的位置制作假栅，但是这只改善了垂直于沟道方向的与STI边缘的情况，平行于沟道方向并不能够得到改善，这就导致源漏区对沟道所提供的应力较小。同时由于靠近STI部分生长的硅锗较少，在源漏区底部靠近STI的部分形成硅化物时一部分被消耗掉，这样可能会使硅化物与半导体衬底相连，从而导致器件的漏电流增加。

因此，需要提供一种新的晶体管制造方法，以解决上述问题，从而更好地确保晶体管性能。

发明内容

本发明提供一种具有利于源漏外延的STI结构的晶体管制造方法，其避免了现有STI区域对源漏外延的不良影响。

根据本发明的一个方面，本发明提供一种半导体器件制造方法，用于制造具有利于源漏外延的STI结构的晶体管制造方法，其包括如下步骤：

提供半导体衬底，在该半导体衬底上依次衬垫氧化硅层和衬垫氮化硅层；

图案化所述衬垫氮化硅层和衬垫氧化硅层，形成开口；

全面性沉积第一间隙壁材料层；

各向异性地刻蚀所述第一间隙壁材料层，仅残留位于所述开口中所述衬垫氧化硅层和衬垫氮化硅层侧壁上的所述第一间隙壁材料层，从而形成第一间隙壁；

以所述衬垫氮化硅层和所述第一间隙壁为掩模，对所述开口暴露出的所述半导体衬底进行各向异性的自对准刻蚀，形成隔离沟槽；

在所述隔离沟槽中填充介电材料，形成STI结构。

根据本发明的一个方面，本发明提供的方法还包括如下步骤：

形成所述STI结构之后，并进行阱区注入；

形成栅极绝缘层、栅极，定义栅极图形；

形成第二间隙壁，其覆盖在所述栅极和所述栅极绝缘层的侧壁上以及所述第一间隙壁的侧壁上；

以所述STI结构、第一间隙壁、栅极和第二间隙壁为掩膜，对所述半导体衬底进行各向异性的自对准刻蚀，形成源漏区域凹槽；

在所述源漏区域凹槽中，外延形成源漏区域；

形成源漏接触。

根据本发明的一个方面，所述源漏区域凹槽的侧面和底面均为所述半导体衬底材料。

根据本发明的一个方面，在对所述半导体衬底进行各向异性的自对准刻蚀的步骤中，所述第一间隙壁正下方的与所述STI结构侧面相接的半导体衬底材料得以保留。

根据本发明的一个方面，对于PMOS晶体管，所述源漏区域的材料为硅或硅锗，对于NMOS晶体管，所述源漏区域的材料为硅或硅碳。

根据本发明的一个方面，所述第一间隙壁材料层的材料为氧化硅、氮氧化硅、氧化铪、铪硅氧氮中的一种或多种的组合，沉积厚度为5-100nm，优选为20nm，沉积工艺为CVD、PVD或ALD。

根据本发明的一个方面，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，并且，采用后栅工艺，即，在形成所述源漏接触之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。

根据本发明的一个方面，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为金属或者多晶硅。

根据本发明的一个方面，所述半导体器件制造方法适用于高k/金属栅先栅或后栅集成工艺。